JPH083768B2 - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
- Publication number
- JPH083768B2 JPH083768B2 JP15715288A JP15715288A JPH083768B2 JP H083768 B2 JPH083768 B2 JP H083768B2 JP 15715288 A JP15715288 A JP 15715288A JP 15715288 A JP15715288 A JP 15715288A JP H083768 B2 JPH083768 B2 JP H083768B2
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- transistor
- gate
- reference voltage
- drain
- Prior art date
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- Expired - Lifetime
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- Control Of Electrical Variables (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は絶縁ゲート型電界効果トランジスタ（以下MO
Sトランジスタと略す）を含む基準電圧発生回路に関す
るものである。
Sトランジスタと略す）を含む基準電圧発生回路に関す
るものである。
従来の技術 近年、電源電圧検出回路を備えた集積回路が多く使用
されるようになり、その検出回路の一部分として、基準
電圧発生回路が使用されるようになってきた。
されるようになり、その検出回路の一部分として、基準
電圧発生回路が使用されるようになってきた。
従来の基準電圧発生回路の１つの構成を第３図に示
す。
す。
第３図において、MP1〜MP3はＰ−チャネルMOSトラン
ジスタ、MN1〜MN3はＮ−チャネルMOSトランジスタであ
る。VDDは電源電位、VSSは接地電位、V1〜V4は各電位点
を示す。
ジスタ、MN1〜MN3はＮ−チャネルMOSトランジスタであ
る。VDDは電源電位、VSSは接地電位、V1〜V4は各電位点
を示す。
第３図において、トランジスタMP3はゲートの電位がV
SS、ソースの電位がVDDである。トランジスタMP3のドレ
インをV4とする。トランジスタMP1はソースの電位がV4
である。トランジスタMP1のゲートの電位をV2、ドレイ
ンの電位をV1とする。トランジスタMN1はゲート及びド
レインの電位がV1、ソースの電位がVSSである。トラン
ジスタMP2はゲート，ドレインの電位がV2、ソースの電
位がVDDである。トランジスタMN2はゲート及びドレイン
の電位がV2である。トランジスタMN2のソースの電位をV
3とする。トランジスタMN3はゲートの電位がV1、ドレイ
ンの電位がV3、ソースの電位がVSSである。
SS、ソースの電位がVDDである。トランジスタMP3のドレ
インをV4とする。トランジスタMP1はソースの電位がV4
である。トランジスタMP1のゲートの電位をV2、ドレイ
ンの電位をV1とする。トランジスタMN1はゲート及びド
レインの電位がV1、ソースの電位がVSSである。トラン
ジスタMP2はゲート，ドレインの電位がV2、ソースの電
位がVDDである。トランジスタMN2はゲート及びドレイン
の電位がV2である。トランジスタMN2のソースの電位をV
3とする。トランジスタMN3はゲートの電位がV1、ドレイ
ンの電位がV3、ソースの電位がVSSである。
以上のように構成された従来の基準電圧発生回路につ
いて、以下にその動作を説明する。
いて、以下にその動作を説明する。
VDDがVSSに等しい状態から、VDD〜VSS間の電圧が、Ｎ
−チャネルMOSトランジスタのスレシュホールド電圧の
絶対値（以下、VTNと略す）とＰ−チャネルMOSトランジ
スタのスレシュホールド電圧の絶対値（以下VTPと略す
る）の和よりも高くなるように電源を立ち上げる。
−チャネルMOSトランジスタのスレシュホールド電圧の
絶対値（以下、VTNと略す）とＰ−チャネルMOSトランジ
スタのスレシュホールド電圧の絶対値（以下VTPと略す
る）の和よりも高くなるように電源を立ち上げる。
電源を立ち上げる前は、MOSトランジスタはすべてオ
フ状態にあり、V1,V2,V3,V4の電位はVSSに等しい。
フ状態にあり、V1,V2,V3,V4の電位はVSSに等しい。
その後電源を立ち上げると、トランジスタMP3はオン
状態になり、V4の電位がほぼVDDに等しくなる。そし
て、V4〜V2間の電圧が、VTPよりも大きくなれば、トラ
ンジスタMP1がオン状態になる。トランジスタMP1がオン
状態になることによって連鎖的に他のトランジスタもオ
ン状態に入り、V1,V2,V3の電位が決定される。
状態になり、V4の電位がほぼVDDに等しくなる。そし
て、V4〜V2間の電圧が、VTPよりも大きくなれば、トラ
ンジスタMP1がオン状態になる。トランジスタMP1がオン
状態になることによって連鎖的に他のトランジスタもオ
ン状態に入り、V1,V2,V3の電位が決定される。
このときのVDD〜V3間の電圧（以下VD3と略する）が基
準電圧であり、VDD〜VSS間の電圧が変動しても、VD3は
ほぼ一定である。VD3は、 VD3＝VTP＋VTN＋α ……式（１） で表わされる。αはトランジスタMN3のオン抵抗によっ
て決定される電圧である。従ってトランジスタMP3,MP1,
MN1で構成される第１列のMOSトランジスタのサイズを変
えて、V1の電位を変化させることにより、αを制御する
ことができる。
準電圧であり、VDD〜VSS間の電圧が変動しても、VD3は
ほぼ一定である。VD3は、 VD3＝VTP＋VTN＋α ……式（１） で表わされる。αはトランジスタMN3のオン抵抗によっ
て決定される電圧である。従ってトランジスタMP3,MP1,
MN1で構成される第１列のMOSトランジスタのサイズを変
えて、V1の電位を変化させることにより、αを制御する
ことができる。
発明が解決しようとする課題 しかしながら従来の構成では、V4〜V2間の電圧がVTP
より高くならないとトランジスタMP3以外のトランジス
タがオン状態にならず、基準電圧が発生しないにもかか
わらず、V4〜V2間の電圧を確実にVTPより高くするには
トランジスタMP3以外のトランジスタがオン状態に入ら
なければならないという矛盾があった。このため、V4〜
V2間の電圧がVTPを超えない状態が保持されて、VD3が式
（１）で表わされる基準電圧にならない場合が発生する
という問題を有していた。
より高くならないとトランジスタMP3以外のトランジス
タがオン状態にならず、基準電圧が発生しないにもかか
わらず、V4〜V2間の電圧を確実にVTPより高くするには
トランジスタMP3以外のトランジスタがオン状態に入ら
なければならないという矛盾があった。このため、V4〜
V2間の電圧がVTPを超えない状態が保持されて、VD3が式
（１）で表わされる基準電圧にならない場合が発生する
という問題を有していた。
本発明は上記従来の問題点を解決するもので、確実に
作動する基準電圧発生回路を提供することを目的とす
る。
作動する基準電圧発生回路を提供することを目的とす
る。
課題を解決するための手段 この目的を達成するために本発明の基準電圧発生回路
は、従来の基準電圧発生回路のV2の電位点にソース〜ド
レイン間の電圧が制御可能なMOSトランジスタを付与す
るという構成を有している。
は、従来の基準電圧発生回路のV2の電位点にソース〜ド
レイン間の電圧が制御可能なMOSトランジスタを付与す
るという構成を有している。
作用 この構成によってV2の電位を任意に制御することがで
きる。したがって、V2のレベルを引き下げて、V4〜V2間
の電圧をVTPよりも高くすることができ、それによって
基準電圧発生回路を作動させ、確実に基準電圧を発生さ
せることができる。
きる。したがって、V2のレベルを引き下げて、V4〜V2間
の電圧をVTPよりも高くすることができ、それによって
基準電圧発生回路を作動させ、確実に基準電圧を発生さ
せることができる。
実施例 以下本発明の一実施例について、図面を参照しながら
説明する。
説明する。
第１図は本発明の一実施例における基準電圧発生回路
の構成を示すものである。第１図において、MN4は、ソ
ースの電位がVSS、ドレインの電位がV2、ゲートが制御
信号CRSTの印加される端子に接続されたＮ−チャネルMO
Sトランジスタである。CRSTは任意に制御可能な信号で
ある。なお、MN1〜MN3はＮ−チャネルMOSトランジス
タ、MP1〜MP3はＰ−チャネルMOSトランジスタであり、
これらは従来例と同じものである。又、電位V1〜V4,VS
S,VDDも従来例と同様である。
の構成を示すものである。第１図において、MN4は、ソ
ースの電位がVSS、ドレインの電位がV2、ゲートが制御
信号CRSTの印加される端子に接続されたＮ−チャネルMO
Sトランジスタである。CRSTは任意に制御可能な信号で
ある。なお、MN1〜MN3はＮ−チャネルMOSトランジス
タ、MP1〜MP3はＰ−チャネルMOSトランジスタであり、
これらは従来例と同じものである。又、電位V1〜V4,VS
S,VDDも従来例と同様である。
以上のように構成された本実施例の基準電圧発生回路
について以下その動作を説明する。VDD〜VSS間の電圧が
VTPとVTNの和よりも高いとき、制御信号CRST,VSS間の電
圧をVTNよりも高くすると、トランジスタMN4がオン状態
に入り、V2のレベルが引き下げられ、ほぼVSSに等しく
なる。するとVDD〜V2間の電圧がVTPを超えるのでトラン
ジスタMP2がオン状態となる。トランジスタMP3のゲート
電位はVSSであるので、トランジスタMP3はオン状態にあ
り、V4のレベルはほぼVDDに等しい。従ってV4〜V2間の
電圧がVTPを超え、トランジスタMP1もオン状態となる。
又、トランジスタMP1,MP3がオン状態に入ることによっ
てV1のレベルが引き上げられ、トランジスタMN1,MN3も
オン状態に入る。
について以下その動作を説明する。VDD〜VSS間の電圧が
VTPとVTNの和よりも高いとき、制御信号CRST,VSS間の電
圧をVTNよりも高くすると、トランジスタMN4がオン状態
に入り、V2のレベルが引き下げられ、ほぼVSSに等しく
なる。するとVDD〜V2間の電圧がVTPを超えるのでトラン
ジスタMP2がオン状態となる。トランジスタMP3のゲート
電位はVSSであるので、トランジスタMP3はオン状態にあ
り、V4のレベルはほぼVDDに等しい。従ってV4〜V2間の
電圧がVTPを超え、トランジスタMP1もオン状態となる。
又、トランジスタMP1,MP3がオン状態に入ることによっ
てV1のレベルが引き上げられ、トランジスタMN1,MN3も
オン状態に入る。
トランジスタMP1〜MP3,MN1,MN3がオン状態になってか
ら制御信号CRSTとVSS間の電圧をVTNよりも低くすると、
トランジスタMN4がオフ状態になり、引き下げられてい
たV2のレベルが徐々に上昇していく。V2〜V3間の電圧が
VTNよりも高くなった時残る１つのトランジスタMN2もオ
ン状態に入り、VDD〜V3間に基準電圧が発生する。
ら制御信号CRSTとVSS間の電圧をVTNよりも低くすると、
トランジスタMN4がオフ状態になり、引き下げられてい
たV2のレベルが徐々に上昇していく。V2〜V3間の電圧が
VTNよりも高くなった時残る１つのトランジスタMN2もオ
ン状態に入り、VDD〜V3間に基準電圧が発生する。
以上のように本実施例によれば、制御信号CRSTにより
V2のレベルを任意に制御することのできるMOSトランジ
スタを付与することにより、基準電圧発生回路を確実に
作動させることができる。
V2のレベルを任意に制御することのできるMOSトランジ
スタを付与することにより、基準電圧発生回路を確実に
作動させることができる。
特にこの実施例のように、V2のレベルを制御するため
に１個のトランジスタMN4を使用すると、通常は、この
トランジスタMN4をオフ状態にし、従来の回路と全く同
等なものとして扱うことができる。又、素子設計の際の
面積もほとんど増加しない。
に１個のトランジスタMN4を使用すると、通常は、この
トランジスタMN4をオフ状態にし、従来の回路と全く同
等なものとして扱うことができる。又、素子設計の際の
面積もほとんど増加しない。
なお、上記実施例では制御用のMOSトランジスタにＮ
−チャネルMOSトランジスタを用いたが、別の形のスイ
ッチ、例えば第２図のようなトランスファーゲートを用
いてもよい。
−チャネルMOSトランジスタを用いたが、別の形のスイ
ッチ、例えば第２図のようなトランスファーゲートを用
いてもよい。
第２図において、I1は制御信号CRSTを入力とするイン
バータ、MN4はゲートがインバータI1の出力に接続さ
れ、ソースの電位がVSS、ドレインの電位がV2であるＮ
−チャネルMOSトランジスタ、MP4はゲートに制御信号CR
STが加えられ、ソースの電位がVSS、ドレインの電位がV
2のＰ−チャネルMOSトランジスタである。なお、MN1〜M
N3はＮ−チャネルMOSトランジスタ、MP1〜MP3はＰ−チ
ャネルMOSトランジスタであり、これらは従来例と同じ
ものである。又、V1〜V4,VSS,VDDも従来例と同様であ
る。
バータ、MN4はゲートがインバータI1の出力に接続さ
れ、ソースの電位がVSS、ドレインの電位がV2であるＮ
−チャネルMOSトランジスタ、MP4はゲートに制御信号CR
STが加えられ、ソースの電位がVSS、ドレインの電位がV
2のＰ−チャネルMOSトランジスタである。なお、MN1〜M
N3はＮ−チャネルMOSトランジスタ、MP1〜MP3はＰ−チ
ャネルMOSトランジスタであり、これらは従来例と同じ
ものである。又、V1〜V4,VSS,VDDも従来例と同様であ
る。
また各MOSトランジスタおよび電源の極性をすべてい
れかえても同様の効果が得られる。
れかえても同様の効果が得られる。
発明の効果 本発明は、所定の電位点のレベルを制御するためのMO
Sトランジスタを付与することにより、確実に作動する
基準電圧発生回路を実現するものである。
Sトランジスタを付与することにより、確実に作動する
基準電圧発生回路を実現するものである。
第１図は本発明の一実施例における基準電圧発生回路を
示す回路図、第２図は本発明の他の実施例を示す回路
図、第３図は従来の基準電圧発生回路を示す回路図であ
る。 MP2……第１のMOSトランジスタ、MN2……第２のMOSトラ
ンジスタ、MN3……第３のMOSトランジスタ、MN1……第
４のMOSトランジスタ、MP1……第５のMOSトランジス
タ、MP3……第６のMOSトランジスタ、MN4……第７のMOS
トランジスタ、VDD……第１の電源、VSS……第２の電
源、V3……出力端子、CRST……制御信号。
示す回路図、第２図は本発明の他の実施例を示す回路
図、第３図は従来の基準電圧発生回路を示す回路図であ
る。 MP2……第１のMOSトランジスタ、MN2……第２のMOSトラ
ンジスタ、MN3……第３のMOSトランジスタ、MN1……第
４のMOSトランジスタ、MP1……第５のMOSトランジス
タ、MP3……第６のMOSトランジスタ、MN4……第７のMOS
トランジスタ、VDD……第１の電源、VSS……第２の電
源、V3……出力端子、CRST……制御信号。
Claims (1)
- 【請求項１】ソースが第１の電源に接続され、ゲート，
ドレインが共通接続された第１のMOSトランジスタと、
ゲート，ドレインが上記第１のMOSトランジスタのゲー
ト，ドレインに接続された上記第１のMOSトランジスタ
とは逆極性の第２のトランジスタと、ドレインが上記第
２のMOSトランジスタのソースに接続され、ソースが第
２の電源に接続された上記第１のMOSトランジスタとは
逆極性の第３のMOSトランジスタと、ソースが上記第２
の電源に接続され、ゲート，ドレインが上記第３のMOS
トランジスタのゲートに接続された上記第１のMOSトラ
ンジスタとは逆極性の第４のMOSトランジスタと、ゲー
トが上記第２のMOSトランジスタのゲートに接続され、
ドレインが上記第４のMOSトランジスタのドレインに接
続された上記第１のMOSトランジスタと同極性の第５のM
OSトランジスタと、ドレインが上記第５のMOSトランジ
スタのソースに接続され、ゲートが上記第２の電源に接
続され、ソースが上記第１の電源に接続された上記第１
のMOSトランジスタと同極性の第６のMOSトランジスタ
と、上記第２のMOSトランジスタのソースに接続された
基準電圧の出力端子とを備え、上記第２のMOSトランジ
スタのゲートと上記第２の電源の間に、ゲートに加えら
れる制御信号に応じて上記第２のMOSトランジスタのゲ
ート電位を変化させる第７のMOSトランジスタを接続し
たことを特徴とする基準電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15715288A JPH083768B2 (ja) | 1988-06-24 | 1988-06-24 | 基準電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15715288A JPH083768B2 (ja) | 1988-06-24 | 1988-06-24 | 基準電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH025109A JPH025109A (ja) | 1990-01-10 |
| JPH083768B2 true JPH083768B2 (ja) | 1996-01-17 |
Family
ID=15643315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15715288A Expired - Lifetime JPH083768B2 (ja) | 1988-06-24 | 1988-06-24 | 基準電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH083768B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0832245B2 (ja) * | 1990-04-27 | 1996-03-29 | ワイケイケイ株式会社 | スライドフアスナー用合成樹脂製端止具連結帯とその端止具の取付方法 |
| EP1048963A1 (en) | 1999-04-30 | 2000-11-02 | Ntt Advanced Technology Corporation | Cleaning tool for optical fiber connectors |
-
1988
- 1988-06-24 JP JP15715288A patent/JPH083768B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH025109A (ja) | 1990-01-10 |
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