JPH025109A - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
- Publication number
- JPH025109A JPH025109A JP15715288A JP15715288A JPH025109A JP H025109 A JPH025109 A JP H025109A JP 15715288 A JP15715288 A JP 15715288A JP 15715288 A JP15715288 A JP 15715288A JP H025109 A JPH025109 A JP H025109A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- mos transistor
- gate
- reference voltage
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000010586 diagram Methods 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 1
Landscapes
- Control Of Electrical Variables (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は絶縁ゲート型電界効果トランジスタ（以下ＭＯ
Ｓトランジスタと略す）を含む基準電圧発生回路に関す
るものである。
Ｓトランジスタと略す）を含む基準電圧発生回路に関す
るものである。
従来の技術
近年、電源電圧検出回路を備えた集積回路が多（使用さ
れるようになり、その検出回路の一部分として、基準電
圧発生回路が使用されるようになってきた。
れるようになり、その検出回路の一部分として、基準電
圧発生回路が使用されるようになってきた。
従来の基準電圧発生回路の１つの構成を第３図に示す。
第３図において、ＭＰＩ〜ＭＰ３はＰ−チャネルＭＯ８
トランジスタ、ＭＮＩ〜ＭＮ３はＮ−チャネルＭＯＳト
ランジスタである。ＶＤＤは電源電位、ｖＳＳは接地電
位、■１〜Ｖ４は各電位慨を示す。
トランジスタ、ＭＮＩ〜ＭＮ３はＮ−チャネルＭＯＳト
ランジスタである。ＶＤＤは電源電位、ｖＳＳは接地電
位、■１〜Ｖ４は各電位慨を示す。
第３図において、トランジスタＭＰ３はゲートの電位が
ｖＳＳ、ソースの電位がＶＤＤである。
ｖＳＳ、ソースの電位がＶＤＤである。
トランジスタＭＰ３のドレインをＶ４とする。トランジ
スタＭＰＩはソースの電位がｖ４である。
スタＭＰＩはソースの電位がｖ４である。
トランジスタＭＰＩのゲートの電位をｖ２、ドレインの
電位をＶｌとする。トランジスタＭＨＩはゲート及びド
レインの電位がＶｌ、ソースの電位がＶＳＳである。ト
ランジスタＭＰ２はゲート。
電位をＶｌとする。トランジスタＭＨＩはゲート及びド
レインの電位がＶｌ、ソースの電位がＶＳＳである。ト
ランジスタＭＰ２はゲート。
ドレインの電位がｖ２、ソースの電位がＶＤＤである。
トランジスタＭＮ２はゲート及びドレインの電位がｖ２
である。トランジスタＭＮ２のソースの電位をｖ３とす
る。トランジスタＭＮ３はゲ−ｌ−の電位がｖｌ、ドレ
インの電位がＶ３、ソースの電位がＶＳＳである。
である。トランジスタＭＮ２のソースの電位をｖ３とす
る。トランジスタＭＮ３はゲ−ｌ−の電位がｖｌ、ドレ
インの電位がＶ３、ソースの電位がＶＳＳである。
以上のように構成された従来の基準電圧発生回路につい
て、以下にその動作を説明する。
て、以下にその動作を説明する。
ＶＤＤがＶＳＳに等しい状態から、ＶＤＤ〜ｖＳＳ間の
電圧が、Ｎ−チャネルＭＯＳトランジスタのスレシュホ
ールド電圧の絶対値（以下、ＶＴＮと略す）とＰ−チャ
ネルＭＯ３トランジスタのスレシュホールド電圧の絶対
値〈以下ｖＴＰと略する）の和よりも高くなるように電
源を立ち上げる。
電圧が、Ｎ−チャネルＭＯＳトランジスタのスレシュホ
ールド電圧の絶対値（以下、ＶＴＮと略す）とＰ−チャ
ネルＭＯ３トランジスタのスレシュホールド電圧の絶対
値〈以下ｖＴＰと略する）の和よりも高くなるように電
源を立ち上げる。
電源を立ち上げる前は、ＭＯＳトランジスタはすヘテオ
フ状態にあり、Ｖｌ、Ｖ２．Ｖ３．Ｖ４の電位はｖＳＳ
に等しい。
フ状態にあり、Ｖｌ、Ｖ２．Ｖ３．Ｖ４の電位はｖＳＳ
に等しい。
その後電源を立ち上げると、トランジスタＭＰ３はオン
状態になり、Ｖ４の電位がほぼＶＤＤに等しくなる。そ
して、■４〜Ｖ２間の電圧が、ＶＴＰよりも大きくなれ
ば、トランジスタＭＰＩがオン状態になる。トランジス
タＭＰＩがオン状態になることによって連鎖的に他のト
ランジスタもオン状態に入り、Ｖ １ 、Ｖ ２ Ｔ
Ｖ ３の電位が決定される。
状態になり、Ｖ４の電位がほぼＶＤＤに等しくなる。そ
して、■４〜Ｖ２間の電圧が、ＶＴＰよりも大きくなれ
ば、トランジスタＭＰＩがオン状態になる。トランジス
タＭＰＩがオン状態になることによって連鎖的に他のト
ランジスタもオン状態に入り、Ｖ １ 、Ｖ ２ Ｔ
Ｖ ３の電位が決定される。
このときのＶＤＤ−Ｖ３間の電圧（以下ＶＤ３と略する
）が基準電圧であり、ＶＤＤ−ＶＳＳ間の電圧が変動し
ても、ＶＯ２はほぼ一定である。ＶＯ２は、 ＶＯ２＝ Ｖｙｐ ＋ ＶＴＮ ＋ ａ ・
・・＝−式（１）で表わされる。αはトランジスタＭＮ
３のオン抵抗によって決定される電圧である。従ってト
ランジスタＭＰ３．ＭＰ２．ＭＨＩで構成される第１列
のＭＯＳトランジスタのサイズを変えて、■１の電位を
変化させることにより、αを制御することができる。
）が基準電圧であり、ＶＤＤ−ＶＳＳ間の電圧が変動し
ても、ＶＯ２はほぼ一定である。ＶＯ２は、 ＶＯ２＝ Ｖｙｐ ＋ ＶＴＮ ＋ ａ ・
・・＝−式（１）で表わされる。αはトランジスタＭＮ
３のオン抵抗によって決定される電圧である。従ってト
ランジスタＭＰ３．ＭＰ２．ＭＨＩで構成される第１列
のＭＯＳトランジスタのサイズを変えて、■１の電位を
変化させることにより、αを制御することができる。
発明が解決しようとする課題
しかしながら従来の構成では、■４〜Ｖ２間の電圧がＶ
ＴＰより高くならないとトランジスタＭＰ３以外のトラ
ンジスタがオン状態にならず、基準電圧が発生しないに
もかかわらず、■４〜Ｖ２間の電圧を確実にｖＴＰより
高くするにはトランジスタＭＰ３以外のトランジスタが
オン状態に入らなければならないという矛盾があった。
ＴＰより高くならないとトランジスタＭＰ３以外のトラ
ンジスタがオン状態にならず、基準電圧が発生しないに
もかかわらず、■４〜Ｖ２間の電圧を確実にｖＴＰより
高くするにはトランジスタＭＰ３以外のトランジスタが
オン状態に入らなければならないという矛盾があった。
このため、■４〜Ｖ２間の電圧がＶＴＰを超えない状態
が保持されて、ＶＯ２が式（１）で表わされる基準電圧
にならない場合が発生するという問題を有していた。
が保持されて、ＶＯ２が式（１）で表わされる基準電圧
にならない場合が発生するという問題を有していた。
本発明は上記従来の問題点を解決するもので、確実に作
動する基準電圧発生回路を提供することを目的とする。
動する基準電圧発生回路を提供することを目的とする。
課題を解決するための手段
この目的を達成するために本発明の基準電圧発生回路は
、従来の基準電圧発生回路のｖ２の電位点にソースルド
レイン間の電圧が制御可能なＭＯＳトランジスタを付与
するという構成を有している。
、従来の基準電圧発生回路のｖ２の電位点にソースルド
レイン間の電圧が制御可能なＭＯＳトランジスタを付与
するという構成を有している。
作用
この構成によってＶ２の電位を任意に制御することがで
きる。したがって、ｖ２のレベルを引き下げて、７４〜
７２間の電圧をｖＴＰよりも高（することができ、それ
によって基準電圧発生回路を作動させ、確実に基準電圧
を発生させることができる。
きる。したがって、ｖ２のレベルを引き下げて、７４〜
７２間の電圧をｖＴＰよりも高（することができ、それ
によって基準電圧発生回路を作動させ、確実に基準電圧
を発生させることができる。
実施例
以下本発明の一実施例について、図面を参照しながら説
明する。
明する。
第１図は本発明の一実施例における基準電圧発生回路の
構成を示すものである。第１図において、ＭＮ４は、リ
ースの電位がＶＳＳ、ドレインの電位がｖ２、ゲートが
制御信号ＣＲ８Ｔの印加される端子に接続されたＮ−チ
ャネルＭＯＳトランジスタである。ＣＲ８Ｔは任意に制
御可能な信号である。なお、ＭＮＩ〜ＭＮ３はＮ−チャ
ネルＭＯＳトランジスタ、ＭＰＩ〜ＭＰ３はＰ−チャネ
ルＭＯＳトランジスタであり、これらは従来例と同じも
のである。又、電位ｖ１〜Ｖ４．ＶＳＳ。
構成を示すものである。第１図において、ＭＮ４は、リ
ースの電位がＶＳＳ、ドレインの電位がｖ２、ゲートが
制御信号ＣＲ８Ｔの印加される端子に接続されたＮ−チ
ャネルＭＯＳトランジスタである。ＣＲ８Ｔは任意に制
御可能な信号である。なお、ＭＮＩ〜ＭＮ３はＮ−チャ
ネルＭＯＳトランジスタ、ＭＰＩ〜ＭＰ３はＰ−チャネ
ルＭＯＳトランジスタであり、これらは従来例と同じも
のである。又、電位ｖ１〜Ｖ４．ＶＳＳ。
ＶＤＤも従来例と同様である。
以上のように構成された本実施例の基準電圧発生回路に
ついて以下その動作を説明する。ＶＤＤ〜ＶＳＳ間の電
圧がＶＴＰとＶＴＮの和よりも高いとき、制御信号ＣＲ
３Ｔ、ＶＳＳ間（７）！圧をｖＴＮよりも高くすると、
トランジスタＭＮ４がオン状態に入り、Ｖ２のレベルが
引き下げられ、はぼｖＳＳに等しくなる。するとＶＤＤ
−Ｖ２間の電圧がＶＴＰを超えるのでｌ・ランジスタＭ
Ｐ２がオン状態となる。トランジスタＭ Ｐ ３のゲー
ト電位はＶＳＳであるので、トランジスタＭＰ３はオン
状態にあり、Ｖ４のレベルはほぼＶＤＤに等しい。従っ
て７４〜７２間の電圧がｖＴＰを超え、トランジスタＭ
ＰＩもオン状態となる。又、トランジスタＭＰ１、ＭＰ
３がオン状態に入ることによってＶｌのレベルが引き上
げられ、トランジスタＭＮＩ。
ついて以下その動作を説明する。ＶＤＤ〜ＶＳＳ間の電
圧がＶＴＰとＶＴＮの和よりも高いとき、制御信号ＣＲ
３Ｔ、ＶＳＳ間（７）！圧をｖＴＮよりも高くすると、
トランジスタＭＮ４がオン状態に入り、Ｖ２のレベルが
引き下げられ、はぼｖＳＳに等しくなる。するとＶＤＤ
−Ｖ２間の電圧がＶＴＰを超えるのでｌ・ランジスタＭ
Ｐ２がオン状態となる。トランジスタＭ Ｐ ３のゲー
ト電位はＶＳＳであるので、トランジスタＭＰ３はオン
状態にあり、Ｖ４のレベルはほぼＶＤＤに等しい。従っ
て７４〜７２間の電圧がｖＴＰを超え、トランジスタＭ
ＰＩもオン状態となる。又、トランジスタＭＰ１、ＭＰ
３がオン状態に入ることによってＶｌのレベルが引き上
げられ、トランジスタＭＮＩ。
ＭＮ３もオン状態に入る。
トランジスタＭＰＩ〜ＭＰ３．ＭＮＩ、ＭＮ３がオン状
態になってから制御信号ＣＲ３Ｔと７８８間の電圧をＶ
ＴＮよりも低（すると、トランジスタＭＮ４がオフ状態
になり、引き下げられていたＶ２のレベルが徐々に上昇
していく。７２〜７３間の電圧がＶＴＮよりも高くなっ
た時残る１つのトランジスタＭＮ２もオン状態に入り、
ＶＤＤ−Ｖ３間に基準電圧が発生する。
態になってから制御信号ＣＲ３Ｔと７８８間の電圧をＶ
ＴＮよりも低（すると、トランジスタＭＮ４がオフ状態
になり、引き下げられていたＶ２のレベルが徐々に上昇
していく。７２〜７３間の電圧がＶＴＮよりも高くなっ
た時残る１つのトランジスタＭＮ２もオン状態に入り、
ＶＤＤ−Ｖ３間に基準電圧が発生する。
以上のように本実施例によれば、制御信号ＣＲ５Ｔによ
りｖ２のレベルを任意に制御することのできるＭＯＳト
ランジスタを付与することにより、基準電圧発生回路を
確実に作動させることができる。
りｖ２のレベルを任意に制御することのできるＭＯＳト
ランジスタを付与することにより、基準電圧発生回路を
確実に作動させることができる。
特にこの実施例のように、Ｖ２のレベルを制御するため
に１個のトランジスタＭＮ４を使用すると、通常は、こ
のトランジスタＭＮ４をオフ状態にし、従来の回路と全
（同等なものとして扱うことができる。又、素子設計の
際の面積もほとんど増加しない。
に１個のトランジスタＭＮ４を使用すると、通常は、こ
のトランジスタＭＮ４をオフ状態にし、従来の回路と全
（同等なものとして扱うことができる。又、素子設計の
際の面積もほとんど増加しない。
なお、上記実施例では制御用のＭＯＳトランジスタにＮ
−チャネルＭＯＳトランジスタを用いたが、別の形のス
イッチ、例えば第２図のようなトランスファーゲートを
用いてもよい。
−チャネルＭＯＳトランジスタを用いたが、別の形のス
イッチ、例えば第２図のようなトランスファーゲートを
用いてもよい。
第２図において、１１は制御信号ＣＲＳＴを入力とする
インバータ、ＭＮ４はゲートがインバータ１１の出力に
接続され、ソースの電位がｖＳＳ、ドレインの電位がＶ
２であるＮ−チャネルＭＯＳトランジスタ、ＭＰ４はゲ
ートに制御信号ＣＲ８Ｔが加えられ、ソースの電位がＶ
ＳＳ、 ドレインの電位がＶ２のＰ−チャネルＭＯＳ
トランジスタである。なお、ＭＮＩ〜ＭＮ３はＮ−チャ
ネルＭ ＯＳトランジスタ、ＭＰＩ〜ＭＰ３はＰ−チャ
ネルＭＯ８トランジスタであり、これらは従来例と同シ
モノテアル。又、Ｖｌ 〜Ｖ４．ＶＳＳ、ＶＤＤも従来
例と同様である。
インバータ、ＭＮ４はゲートがインバータ１１の出力に
接続され、ソースの電位がｖＳＳ、ドレインの電位がＶ
２であるＮ−チャネルＭＯＳトランジスタ、ＭＰ４はゲ
ートに制御信号ＣＲ８Ｔが加えられ、ソースの電位がＶ
ＳＳ、 ドレインの電位がＶ２のＰ−チャネルＭＯＳ
トランジスタである。なお、ＭＮＩ〜ＭＮ３はＮ−チャ
ネルＭ ＯＳトランジスタ、ＭＰＩ〜ＭＰ３はＰ−チャ
ネルＭＯ８トランジスタであり、これらは従来例と同シ
モノテアル。又、Ｖｌ 〜Ｖ４．ＶＳＳ、ＶＤＤも従来
例と同様である。
また各ＭＯＳトランジスタおよび電源の極性をすべてい
れかえても同様の効果が得られる。
れかえても同様の効果が得られる。
発明の効果
本発明は、所定の電位点のレベルを制御するためのＭＯ
Ｓトランジスタを付与することにより、確実に作動する
基準電圧発生回路を実現するものである。
Ｓトランジスタを付与することにより、確実に作動する
基準電圧発生回路を実現するものである。
第１図は本発明の一実施例における基準電圧発生回路を
示す回路図、第２図は本発明の他の実施例を示す回路図
、第３図は従来の基準電圧発生回路を示す回路図である
。 ＭＰ２・・・・・・第１のＭＯＳトランジスタ、Ｍ Ｎ
２・・・・・・第２のＭＯＳトランジスタ、ＭＮ３・
・・・・・第３のＭＯＳトランジスタ、ＭＮＩ・・・・
・・第４のＭＯＳトランジスタ、ＭＰＩ・・・・・・第
５のＭＯＳトランジスタ、ＭＰ３・・・・・・第６のＭ
ＯＳトランジスタ、ＭＮ４・・・・・・第７のＭＯ８Ｉ
−ランジスタ、ＶＤＤ・・・・・・第１の電源、ＶＳＳ
・・・・・・第２の電源、ｖ３・・・・・・出力端子、
ＣＲ８Ｔ・・・・・・制御信号。 代理人の氏名 弁理士 中尾敏男 ほか１名図 ＭＮ＋〜ＭＮ４ 門Ｐ＋−門Ｐ４ Ｎ＋マ不ルＭＯ５トランジスタ
示す回路図、第２図は本発明の他の実施例を示す回路図
、第３図は従来の基準電圧発生回路を示す回路図である
。 ＭＰ２・・・・・・第１のＭＯＳトランジスタ、Ｍ Ｎ
２・・・・・・第２のＭＯＳトランジスタ、ＭＮ３・
・・・・・第３のＭＯＳトランジスタ、ＭＮＩ・・・・
・・第４のＭＯＳトランジスタ、ＭＰＩ・・・・・・第
５のＭＯＳトランジスタ、ＭＰ３・・・・・・第６のＭ
ＯＳトランジスタ、ＭＮ４・・・・・・第７のＭＯ８Ｉ
−ランジスタ、ＶＤＤ・・・・・・第１の電源、ＶＳＳ
・・・・・・第２の電源、ｖ３・・・・・・出力端子、
ＣＲ８Ｔ・・・・・・制御信号。 代理人の氏名 弁理士 中尾敏男 ほか１名図 ＭＮ＋〜ＭＮ４ 門Ｐ＋−門Ｐ４ Ｎ＋マ不ルＭＯ５トランジスタ
Claims (1)
- ソースが第１の電源に接続され、ゲート、ドレインが共
通接続された第１のＭＯＳトランジスタと、ゲート、ド
レインが上記第１のＭＯＳトランジスタのゲート、ドレ
インに接続された上記第１のＭＯＳトランジスタとは逆
極性の第２のトランジスタと、ドレインが上記第２のＭ
ＯＳトランジスタのソースに接続され、ソースが第２の
電源に接続された上記第１のＭＯＳトランジスタとは逆
極性の第３のＭＯＳトランジスタと、ソースが上記第２
の電源に接続され、ゲート、ドレインが上記第３のＭＯ
Ｓトランジスタのゲートに接続された上記第１のＭＯＳ
トランジスタとは逆極性の第４のＭＯＳトランジスタと
、ゲートが上記第２のＭＯＳトランジスタのゲートに接
続され、ドレインが上記第４のＭＯＳトランジスタのド
レインに接続された上記第１のＭＯＳトランジスタと同
極性の第５のＭＯＳトランジスタと、ドレインが上記第
５のＭＯＳトランジスタのソースに接続され、ゲートが
上記第２の電源に接続され、ソースが上記第１の電源に
接続された上記第１のＭＯＳトランジスタと同極性の第
６のＭＯＳトランジスタと、上記第２のＭＯＳトランジ
スタのソースに接続された基準電圧の出力端子とを備え
、上記第２のＭＯＳトランジスタのゲートと上記第２の
電源の間に、ゲートに加えられる制御信号に応じて上記
第２のＭＯＳトランジスタのゲート電位を変化させる第
７のＭＯＳトランジスタを接続したことを特徴とする基
準電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15715288A JPH083768B2 (ja) | 1988-06-24 | 1988-06-24 | 基準電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15715288A JPH083768B2 (ja) | 1988-06-24 | 1988-06-24 | 基準電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH025109A true JPH025109A (ja) | 1990-01-10 |
| JPH083768B2 JPH083768B2 (ja) | 1996-01-17 |
Family
ID=15643315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15715288A Expired - Lifetime JPH083768B2 (ja) | 1988-06-24 | 1988-06-24 | 基準電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH083768B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH048303A (ja) * | 1990-04-27 | 1992-01-13 | Yoshida Kogyo Kk <Ykk> | スライドフアスナー用合成樹脂製端止具連結帯とその端止具の取付方法 |
| US6681437B1 (en) | 1999-04-30 | 2004-01-27 | Ntt Advanced Technology Corporation | Cleaning tool for optical fiber connectors |
-
1988
- 1988-06-24 JP JP15715288A patent/JPH083768B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH048303A (ja) * | 1990-04-27 | 1992-01-13 | Yoshida Kogyo Kk <Ykk> | スライドフアスナー用合成樹脂製端止具連結帯とその端止具の取付方法 |
| JPH0832245B2 (ja) * | 1990-04-27 | 1996-03-29 | ワイケイケイ株式会社 | スライドフアスナー用合成樹脂製端止具連結帯とその端止具の取付方法 |
| US6681437B1 (en) | 1999-04-30 | 2004-01-27 | Ntt Advanced Technology Corporation | Cleaning tool for optical fiber connectors |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH083768B2 (ja) | 1996-01-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| AU761220B2 (en) | High voltage protection circuit on standard CMOS process | |
| KR960012000A (ko) | 부트스트랩회로 | |
| TW200505019A (en) | Semiconductor device, and display device and electronic device utilizing the same | |
| JP2748950B2 (ja) | パワーオンリセット回路 | |
| KR970030778A (ko) | 정전방전 (EDS:Electro-static Discharge) 및 래치 업(Latch-up) 방지회로 | |
| JPS58215827A (ja) | 論理回路 | |
| KR20130016956A (ko) | 출력 구동회로 및 트랜지스터 출력회로 | |
| JPH0265270A (ja) | 高電圧動作用ｃｍｏｓ論理回路 | |
| JP2002507852A (ja) | リーク電流を低減する回路装置 | |
| JPH025109A (ja) | 基準電圧発生回路 | |
| KR950016002A (ko) | 3치 입력 버퍼 회로 | |
| JP2006295252A (ja) | レベルシフト回路及びレベルシフト装置 | |
| JP3927312B2 (ja) | 入力増幅器 | |
| JPS6319023A (ja) | 動作停止機能付き定電圧回路 | |
| EP0765038A2 (en) | Improvements relating to CMOS inverter design | |
| JPS63266921A (ja) | パワ−オンリセツト信号発生回路 | |
| JP2006019815A (ja) | レベルシフト回路 | |
| KR930000822B1 (ko) | 전위검지회로 | |
| JP2565296B2 (ja) | 入力回路 | |
| JP3050168B2 (ja) | デューティ制御回路 | |
| JPH04301921A (ja) | インバータ回路 | |
| JPH0668541B2 (ja) | 相補型ｍｏｓトランジスタよりなるテスト回路 | |
| JPH04237214A (ja) | クロックドインバータ | |
| JPH06120790A (ja) | スタンバイフラグ回路 | |
| KR970076798A (ko) | 반도체 메모리장치의 내부 전원전압 발생회로 |