JPH08340324A - 無瞬断切替方式及びその装置 - Google Patents
無瞬断切替方式及びその装置Info
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- JPH08340324A JPH08340324A JP14450895A JP14450895A JPH08340324A JP H08340324 A JPH08340324 A JP H08340324A JP 14450895 A JP14450895 A JP 14450895A JP 14450895 A JP14450895 A JP 14450895A JP H08340324 A JPH08340324 A JP H08340324A
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Abstract
(57)【要約】
【目的】 本発明は無瞬断切替方式及びその装置に関
し、短時間で無瞬断切替を行える無瞬断切替方式及びそ
の装置の提供を目的とする。 【構成】 複数の送信系が共通のシリアルデータをｎビ
ットづつ多値符号に変換して送信し、これを複数の受信
系で夫々受信、復調すると共に、得られた各受信系のｎ
ビットデータを時系列に比較し、かつ必要なら受信デー
タの位相調整を行い、位相が一致したことを条件に受信
系の無瞬断切替を行うディジタル伝送システムの無瞬断
切替方式において、各送信系は共通のシリアルデータに
ついて確立されたフレーム同期に同期して該シリアルデ
ータのｎビットパラレル変換を行う。こうすれば、各送
信系は同一のｎビットデータ（即ち、多値符号）を送信
することになり、これらを受けた各受信系では受信タイ
ミングのずれを修正するだけで両受信データ間の位相同
期が得られ、もって短時間で無瞬断切替を行える。
し、短時間で無瞬断切替を行える無瞬断切替方式及びそ
の装置の提供を目的とする。 【構成】 複数の送信系が共通のシリアルデータをｎビ
ットづつ多値符号に変換して送信し、これを複数の受信
系で夫々受信、復調すると共に、得られた各受信系のｎ
ビットデータを時系列に比較し、かつ必要なら受信デー
タの位相調整を行い、位相が一致したことを条件に受信
系の無瞬断切替を行うディジタル伝送システムの無瞬断
切替方式において、各送信系は共通のシリアルデータに
ついて確立されたフレーム同期に同期して該シリアルデ
ータのｎビットパラレル変換を行う。こうすれば、各送
信系は同一のｎビットデータ（即ち、多値符号）を送信
することになり、これらを受けた各受信系では受信タイ
ミングのずれを修正するだけで両受信データ間の位相同
期が得られ、もって短時間で無瞬断切替を行える。
Description
【０００１】
【産業上の利用分野】本発明は無瞬断切替方式及びその
装置に関し、更に詳しくは複数の送信系が共通のシリア
ルデータをｎビットづつ多値符号に変換して送信し、こ
れを複数の受信系で夫々受信、復調すると共に、得られ
た各受信系のｎビットデータを時系列に比較し、かつ必
要なら受信データの位相調整を行い、位相が一致したこ
とを条件に受信系の無瞬断切替を行うディジタル伝送シ
ステムの無瞬断切替方式及びその装置に関する。
装置に関し、更に詳しくは複数の送信系が共通のシリア
ルデータをｎビットづつ多値符号に変換して送信し、こ
れを複数の受信系で夫々受信、復調すると共に、得られ
た各受信系のｎビットデータを時系列に比較し、かつ必
要なら受信データの位相調整を行い、位相が一致したこ
とを条件に受信系の無瞬断切替を行うディジタル伝送シ
ステムの無瞬断切替方式及びその装置に関する。
【０００２】ディジタル伝送システムでは現用回線の障
害発生時に無瞬断（データ欠落等が発生しない方法）で
予備回線に切り替えることが要求される。特にディジタ
ル無線伝送システムではフェージング等による回線断を
回避するため、この無瞬断切替制御は必須の技術となっ
ている。この場合に、フェージングによる回線品質の劣
化は高速に進むため、切替制御の高速化が要望されてい
る。
害発生時に無瞬断（データ欠落等が発生しない方法）で
予備回線に切り替えることが要求される。特にディジタ
ル無線伝送システムではフェージング等による回線断を
回避するため、この無瞬断切替制御は必須の技術となっ
ている。この場合に、フェージングによる回線品質の劣
化は高速に進むため、切替制御の高速化が要望されてい
る。
【０００３】
【従来の技術】図６は従来のディジタル無線伝送システ
ムの構成を示す図で、図において１００は送信装置、１
0 ，１1 は現用系０及び予備系１の送信ユニット、１１
0 ，１１1 はシリアルパラレル変換部（Ｓ／Ｐ）、１２
は６ビットのシフトレジスタ（ＳＲ）、１３はカウント
値０〜５を繰り返し計数する３ビットのカウンタ（Ｃ
Ｔ）、１４0 ，１４1 は６４ＱＡＭのコーダ（ＣＯ
Ｄ）、１５0 ，１５1 は無線送信部、２００は受信装
置、２0 ，２1 は現用系０及び予備系１の受信ユニッ
ト、２１0 ，２１1 は無線受信部、２２0 ，２２1 は６
４ＱＡＭのデコーダ（ＤＥＣ）、３は無瞬断切替制御
部、４はパラレルシリアル変換部（Ｐ／Ｓ）、５はカウ
ント値０〜５を繰り返し計数するカウンタ（ＣＴ）であ
る。
ムの構成を示す図で、図において１００は送信装置、１
0 ，１1 は現用系０及び予備系１の送信ユニット、１１
0 ，１１1 はシリアルパラレル変換部（Ｓ／Ｐ）、１２
は６ビットのシフトレジスタ（ＳＲ）、１３はカウント
値０〜５を繰り返し計数する３ビットのカウンタ（Ｃ
Ｔ）、１４0 ，１４1 は６４ＱＡＭのコーダ（ＣＯ
Ｄ）、１５0 ，１５1 は無線送信部、２００は受信装
置、２0 ，２1 は現用系０及び予備系１の受信ユニッ
ト、２１0 ，２１1 は無線受信部、２２0 ，２２1 は６
４ＱＡＭのデコーダ（ＤＥＣ）、３は無瞬断切替制御
部、４はパラレルシリアル変換部（Ｐ／Ｓ）、５はカウ
ント値０〜５を繰り返し計数するカウンタ（ＣＴ）であ
る。
【０００４】送信装置１００は入力のシリアル伝送デー
タを６ビットパラレルデータに変換し、更にこれを６４
ＱＡＭの符号信号に変換してアンテナより送信する。こ
れを受けた受信装置２００は６４ＱＡＭの符号信号を６
ビットパラレルデータに変換し、更にこれをシリアル伝
送データに変換して出力する。本システムは信頼性向上
のために現用系０と予備系１とを備えており、フェージ
ング等により何れかの系に障害が生じると、０系→１系
又は１系→０系の使用に無瞬断で切り替える。
タを６ビットパラレルデータに変換し、更にこれを６４
ＱＡＭの符号信号に変換してアンテナより送信する。こ
れを受けた受信装置２００は６４ＱＡＭの符号信号を６
ビットパラレルデータに変換し、更にこれをシリアル伝
送データに変換して出力する。本システムは信頼性向上
のために現用系０と予備系１とを備えており、フェージ
ング等により何れかの系に障害が生じると、０系→１系
又は１系→０系の使用に無瞬断で切り替える。
【０００５】ところで、この種の送信装置１００では、
各送信ユニット１0 ，１1 におけるカウンタ１３が夫々
の給電に伴う独自のカウント位相を有するため、伝送デ
ータのパラレル変換時にはビット系列の異なる以下の６
状態が起こり得る。図７は従来のＳ／Ｐ変換部で生じる
状態を説明する図である。図７（Ａ）に伝送データの一
部を示す。伝送データの先頭ビットｂ0 がシフトレジス
タ１２に入力する時点でカウンタ１３のカウント値が幾
つであるかにより図７（Ｂ）〜（Ｇ）の６状態（ビット
系列状態）が発生する。
各送信ユニット１0 ，１1 におけるカウンタ１３が夫々
の給電に伴う独自のカウント位相を有するため、伝送デ
ータのパラレル変換時にはビット系列の異なる以下の６
状態が起こり得る。図７は従来のＳ／Ｐ変換部で生じる
状態を説明する図である。図７（Ａ）に伝送データの一
部を示す。伝送データの先頭ビットｂ0 がシフトレジス
タ１２に入力する時点でカウンタ１３のカウント値が幾
つであるかにより図７（Ｂ）〜（Ｇ）の６状態（ビット
系列状態）が発生する。
【０００６】図７（Ｂ）はカウント値＝０の場合であ
り、これにより伝送データは先頭ビットから「１１１１
１０」，「１０００００」の位相で切り出される。これ
を状態とする。図７（Ｃ）はカウント値＝１の場合で
あり、これにより伝送データは「×１１１１１」「０１
００００」の位相で切り出される。これを状態とす
る。ここで、×は先頭ビットの直前のビットを表す。以
下同様にして図７（Ｄ）はカウント値＝２で状態の場
合、図７（Ｅ）はカウント値＝３で状態の場合、図７
（Ｆ）はカウント値＝４で状態の場合、図７（Ｇ）は
カウント値＝５で状態の場合を夫々表す。こうして、
一般にシリアル伝送データをｎビットパラレルデータに
変換する場合はｎ個の状態が発生する。
り、これにより伝送データは先頭ビットから「１１１１
１０」，「１０００００」の位相で切り出される。これ
を状態とする。図７（Ｃ）はカウント値＝１の場合で
あり、これにより伝送データは「×１１１１１」「０１
００００」の位相で切り出される。これを状態とす
る。ここで、×は先頭ビットの直前のビットを表す。以
下同様にして図７（Ｄ）はカウント値＝２で状態の場
合、図７（Ｅ）はカウント値＝３で状態の場合、図７
（Ｆ）はカウント値＝４で状態の場合、図７（Ｇ）は
カウント値＝５で状態の場合を夫々表す。こうして、
一般にシリアル伝送データをｎビットパラレルデータに
変換する場合はｎ個の状態が発生する。
【０００７】更に、この種の無線伝送システムにおいて
は現用、予備の各伝送路状態等に相違があり、６４ＱＡ
Ｍ信号の受信タイミングには数ビット分の時間的なずれ
が生じ得る。従って、従来システムにより無瞬断切替を
行うには、現用、予備の受信タイミングの時間的ずれ、
及びビット系列（状態）のずれを修正した後、切替を行
う必要がある。以下、詳細に説明する。
は現用、予備の各伝送路状態等に相違があり、６４ＱＡ
Ｍ信号の受信タイミングには数ビット分の時間的なずれ
が生じ得る。従って、従来システムにより無瞬断切替を
行うには、現用、予備の受信タイミングの時間的ずれ、
及びビット系列（状態）のずれを修正した後、切替を行
う必要がある。以下、詳細に説明する。
【０００８】図８は従来の無瞬断切替制御部のブロック
図で、図において３１0 ，３１1 は６ビット×８ワード
分のデュアルポートメモリ（ＤＰＲＡＭ）、３２0 ，３
２1は書込カウンタ（ＷＣ）、３３は読出カウンタ（Ｒ
Ｃ）、３４は現用、予備間のビット系列を合わせるため
のビット系列変換部、３５0 ，３５1 ，３６0 ，３６ 1
はレジスタ（ＲＥＧ）、３７0 ，３７1 は入力のビット
系列を１〜５ビット分シフト可能なバレルスイッチ（Ｂ
ＳＷ）、３８は比較制御部、３９はデータセレクタ（Ｓ
ＥＬ）である。
図で、図において３１0 ，３１1 は６ビット×８ワード
分のデュアルポートメモリ（ＤＰＲＡＭ）、３２0 ，３
２1は書込カウンタ（ＷＣ）、３３は読出カウンタ（Ｒ
Ｃ）、３４は現用、予備間のビット系列を合わせるため
のビット系列変換部、３５0 ，３５1 ，３６0 ，３６ 1
はレジスタ（ＲＥＧ）、３７0 ，３７1 は入力のビット
系列を１〜５ビット分シフト可能なバレルスイッチ（Ｂ
ＳＷ）、３８は比較制御部、３９はデータセレクタ（Ｓ
ＥＬ）である。
【０００９】例えば稼働中の現用系０でフェージング等
の障害が発生するとシステムは予備系１による受信への
切替指令を発生する。これを受けた比較制御部３８は現
用系０から予備系１への無瞬断切替制御を開始するが、
現用系０と予備系１との間に時間軸及びビット系列（状
態）に関する相違があると、切替前にデータの並び替え
を行う必要がある。
の障害が発生するとシステムは予備系１による受信への
切替指令を発生する。これを受けた比較制御部３８は現
用系０から予備系１への無瞬断切替制御を開始するが、
現用系０と予備系１との間に時間軸及びビット系列（状
態）に関する相違があると、切替前にデータの並び替え
を行う必要がある。
【００１０】図９は従来の無瞬断切替制御のタイミング
チャートである。受信・復調した現用データＷＤ０が状
態、かつ予備データＷＤ１が状態の場合を説明す
る。勿論、これらの間には時間軸上のビットずれも含ま
れる。書込カウンタ３２0 は現用書込クロックＷＣ０に
よりカウントアップし、入力の現用データＷＤ０を状態
のままＤＰＲＡＭ３１0 の書込アドレスＷＡに書き込
む。書込カウンタ３２1 は予備書込クロックＷＣ１によ
りカウントアップし、入力の予備データＷＤ１を状態
のままＤＰＲＡＭ３１1 の書込アドレスＷＡに書き込
む。
チャートである。受信・復調した現用データＷＤ０が状
態、かつ予備データＷＤ１が状態の場合を説明す
る。勿論、これらの間には時間軸上のビットずれも含ま
れる。書込カウンタ３２0 は現用書込クロックＷＣ０に
よりカウントアップし、入力の現用データＷＤ０を状態
のままＤＰＲＡＭ３１0 の書込アドレスＷＡに書き込
む。書込カウンタ３２1 は予備書込クロックＷＣ１によ
りカウントアップし、入力の予備データＷＤ１を状態
のままＤＰＲＡＭ３１1 の書込アドレスＷＡに書き込
む。
【００１１】読出カウンタ３３はシステムの読出クロッ
クＲＣＣによりカウントアップし、上記書込よりも所定
位相遅れた共通の読出アドレスＲＡによりＤＰＲＡＭ３
１0，３１1 から読出データＲＤ０’，ＲＤ１’を読み
出す。該読出データＲＤ０’，ＲＤ１’は夫々レジスタ
３５0 ，３５1 ，３６0 ，３６1 に時系列にセットさ
れ、各６ビットの出力がバレルスイッチ３７0 ，３７1
に入力する。
クＲＣＣによりカウントアップし、上記書込よりも所定
位相遅れた共通の読出アドレスＲＡによりＤＰＲＡＭ３
１0，３１1 から読出データＲＤ０’，ＲＤ１’を読み
出す。該読出データＲＤ０’，ＲＤ１’は夫々レジスタ
３５0 ，３５1 ，３６0 ，３６1 に時系列にセットさ
れ、各６ビットの出力がバレルスイッチ３７0 ，３７1
に入力する。
【００１２】バレルスイッチ３７0 ，３７1 は最初は無
シフトの状態にある。これによりバレルスイッチ３
７0 ，３７1 からは状態，の読出データＲＤ０，Ｒ
Ｄ１がそのまま出力される。比較制御部３８は読出デー
タＲＤ０とＲＤ１との間の比較を２５６ビット（時間ビ
ット）分行い、不一致の場合は書込カウンタ３２1 の書
込動作を１回分停止させる。これにより予備データＷＤ
１の書込が１回休みとなり、次の予備データＷＤ１が同
じ書込アドレスＷＡに書き込まれる。その結果、読出デ
ータＲＤ０’とＲＤ１’との間の時間軸上の位相が１つ
修正される。
シフトの状態にある。これによりバレルスイッチ３
７0 ，３７1 からは状態，の読出データＲＤ０，Ｒ
Ｄ１がそのまま出力される。比較制御部３８は読出デー
タＲＤ０とＲＤ１との間の比較を２５６ビット（時間ビ
ット）分行い、不一致の場合は書込カウンタ３２1 の書
込動作を１回分停止させる。これにより予備データＷＤ
１の書込が１回休みとなり、次の予備データＷＤ１が同
じ書込アドレスＷＡに書き込まれる。その結果、読出デ
ータＲＤ０’とＲＤ１’との間の時間軸上の位相が１つ
修正される。
【００１３】比較制御部３８は引き続き読出データＲＤ
０とＲＤ１との間の比較を２５６ビット分行い、不一致
の場合は書込カウンタ３２1 の書込動作を再度１回分停
止させる。こうして、上記動作を７回（バッファサイ
ズ）分行っても比較一致が得られない場合は、バレルス
イッチ３７1 に制御信号ＢＳ１を加え、読出データＲＤ
１のビット系列を１ビット分ずらす。これにより読出デ
ータＲＤ１のビット系列は状態からへと遷移する。
比較制御部３８は、今度は、状態の読出データＲＤ０
と状態の読出データＲＤ１との間で比較を行うことに
なる。しかしこの例では、比較一致は得られないから、
更に４回分のビット並べ替えを行う。
０とＲＤ１との間の比較を２５６ビット分行い、不一致
の場合は書込カウンタ３２1 の書込動作を再度１回分停
止させる。こうして、上記動作を７回（バッファサイ
ズ）分行っても比較一致が得られない場合は、バレルス
イッチ３７1 に制御信号ＢＳ１を加え、読出データＲＤ
１のビット系列を１ビット分ずらす。これにより読出デ
ータＲＤ１のビット系列は状態からへと遷移する。
比較制御部３８は、今度は、状態の読出データＲＤ０
と状態の読出データＲＤ１との間で比較を行うことに
なる。しかしこの例では、比較一致は得られないから、
更に４回分のビット並べ替えを行う。
【００１４】この時点では状態，間の比較となり、
更に時間軸上の一致が得られた時点で、読出データＲＤ
０，ＲＤ１のビット位相が揃う。これにより比較制御部
３８は選択信号ＳＬの変更を行い、現用系０から予備系
１への無瞬断切替を行う。
更に時間軸上の一致が得られた時点で、読出データＲＤ
０，ＲＤ１のビット位相が揃う。これにより比較制御部
３８は選択信号ＳＬの変更を行い、現用系０から予備系
１への無瞬断切替を行う。
【００１５】
【発明が解決しようとする課題】上記の如く従来方式で
は、現用，予備でビット系列（状態）に相違が生じるた
め、切替制御の際には煩雑なビット並び替えの処理が必
要となり、実際に無瞬断切替を行うまでに長時間を要し
た。本発明の目的は、短時間で無瞬断切替を行える無瞬
断切替方式及びその装置を提供することにある。
は、現用，予備でビット系列（状態）に相違が生じるた
め、切替制御の際には煩雑なビット並び替えの処理が必
要となり、実際に無瞬断切替を行うまでに長時間を要し
た。本発明の目的は、短時間で無瞬断切替を行える無瞬
断切替方式及びその装置を提供することにある。
【００１６】
【課題を解決するための手段】上記の課題は図１の構成
により解決される。即ち、本発明（１）の無瞬断切替方
式は、複数の送信系が共通のシリアルデータをｎビット
づつ多値符号に変換して送信し、これを複数の受信系で
夫々受信、復調すると共に、得られた各受信系のｎビッ
トデータを時系列に比較し、かつ必要なら受信データの
位相調整を行い、位相が一致したことを条件に受信系の
無瞬断切替を行うディジタル伝送システムの無瞬断切替
方式において、各送信系は共通のシリアルデータについ
て確立されたフレーム同期に同期して該シリアルデータ
のｎビットパラレル変換を行うものである。
により解決される。即ち、本発明（１）の無瞬断切替方
式は、複数の送信系が共通のシリアルデータをｎビット
づつ多値符号に変換して送信し、これを複数の受信系で
夫々受信、復調すると共に、得られた各受信系のｎビッ
トデータを時系列に比較し、かつ必要なら受信データの
位相調整を行い、位相が一致したことを条件に受信系の
無瞬断切替を行うディジタル伝送システムの無瞬断切替
方式において、各送信系は共通のシリアルデータについ
て確立されたフレーム同期に同期して該シリアルデータ
のｎビットパラレル変換を行うものである。
【００１７】また本発明（２）の送信装置は、同ディジ
タル伝送システムの送信装置において、各送信系は共通
のシリアルデータについて確立されたフレーム同期に同
期して該シリアルデータのｎビットパラレル変換を行う
ものである。また本発明（３）の受信装置は、同ディジ
タル伝送システムの受信装置において、各受信系の書込
アドレスにより夫々にｎビット受信データを書き込み、
かつ共通の読出アドレスにより夫々にｎビット記憶デー
タを読み出す複数のエラスチックメモリ部と、各エラス
チックメモリ部の読出データを所定区間に渡って時系列
に比較し、不一致の場合は何れかのエラスチックメモリ
のデータ書込を一時的に停止して受信データ間の位相調
整を行い、かつ上記比較を繰り返し、一致の場合は切替
制御信号を出力する比較制御部と、切替制御信号に従っ
て何れかの読出データを選択する選択部とを備えるもの
である。
タル伝送システムの送信装置において、各送信系は共通
のシリアルデータについて確立されたフレーム同期に同
期して該シリアルデータのｎビットパラレル変換を行う
ものである。また本発明（３）の受信装置は、同ディジ
タル伝送システムの受信装置において、各受信系の書込
アドレスにより夫々にｎビット受信データを書き込み、
かつ共通の読出アドレスにより夫々にｎビット記憶デー
タを読み出す複数のエラスチックメモリ部と、各エラス
チックメモリ部の読出データを所定区間に渡って時系列
に比較し、不一致の場合は何れかのエラスチックメモリ
のデータ書込を一時的に停止して受信データ間の位相調
整を行い、かつ上記比較を繰り返し、一致の場合は切替
制御信号を出力する比較制御部と、切替制御信号に従っ
て何れかの読出データを選択する選択部とを備えるもの
である。
【００１８】
【作用】本発明（１）の無瞬断切替方式においては、各
送信系０，１では共通のシリアルデータについて確立さ
れたフレーム同期に同期して該シリアルデータのｎビッ
トパラレル変換を行うので、各送信系０，１のｎビット
データ間にはビット系列（状態）の相違は生じない。従
って、受信側では煩雑なビット並び替えの処理を省略で
き、無瞬断切替を行うまでの時間を大幅に短縮できる。
送信系０，１では共通のシリアルデータについて確立さ
れたフレーム同期に同期して該シリアルデータのｎビッ
トパラレル変換を行うので、各送信系０，１のｎビット
データ間にはビット系列（状態）の相違は生じない。従
って、受信側では煩雑なビット並び替えの処理を省略で
き、無瞬断切替を行うまでの時間を大幅に短縮できる。
【００１９】本発明（２）の送信装置においては、各送
信系０，１は共通のシリアルデータについて確立された
フレーム同期に同期して該シリアルデータのｎビットパ
ラレル変換を行うので、各送信系０，１は同一の符号信
号を送信できる。本発明（３）の受信装置においては、
各エラスチックメモリ部は各受信系０，１の書込アドレ
スＷＡ０，ＷＡ１により夫々にｎビット受信データＷＤ
０，ＷＡ１を書き込み、かつ共通の読出アドレスＲＡに
より夫々にｎビット記憶データＲＤ０，ＲＤ１を読み出
す。比較制御部は各エラスチックメモリ部の読出データ
ＲＤ０，ＲＤ１を所定区間に渡って時系列に比較し、不
一致の場合は何れかのエラスチックメモリのデータ書込
を一時的に停止して受信データＲＤ０，ＲＤ１間の位相
調整を行う。更に、上記比較を繰り返し、一致の場合は
切替制御信号ＳＬを出力する。そして、選択部は切替制
御信号ＳＬに従って何れかの読出データＲＤ０，ＲＤ１
を選択する。このような受信装置は簡単な構成及び制御
で実現され、廉価に提供できる。
信系０，１は共通のシリアルデータについて確立された
フレーム同期に同期して該シリアルデータのｎビットパ
ラレル変換を行うので、各送信系０，１は同一の符号信
号を送信できる。本発明（３）の受信装置においては、
各エラスチックメモリ部は各受信系０，１の書込アドレ
スＷＡ０，ＷＡ１により夫々にｎビット受信データＷＤ
０，ＷＡ１を書き込み、かつ共通の読出アドレスＲＡに
より夫々にｎビット記憶データＲＤ０，ＲＤ１を読み出
す。比較制御部は各エラスチックメモリ部の読出データ
ＲＤ０，ＲＤ１を所定区間に渡って時系列に比較し、不
一致の場合は何れかのエラスチックメモリのデータ書込
を一時的に停止して受信データＲＤ０，ＲＤ１間の位相
調整を行う。更に、上記比較を繰り返し、一致の場合は
切替制御信号ＳＬを出力する。そして、選択部は切替制
御信号ＳＬに従って何れかの読出データＲＤ０，ＲＤ１
を選択する。このような受信装置は簡単な構成及び制御
で実現され、廉価に提供できる。
【００２０】
【実施例】以下、添付図面に従って本発明による実施例
を詳細に説明する。なお、全図を通して同一符号は同一
又は相当部分を示すものとする。図２は実施例のディジ
タル無線伝送システムの構成を示す図である。図６と同
一の構成には同一番号を付して説明を省略する。図２に
おいて１６0 ，１６1 はフレーム同期・Ｓ／Ｐ変換部、
６は実施例の無瞬断切替制御部である。
を詳細に説明する。なお、全図を通して同一符号は同一
又は相当部分を示すものとする。図２は実施例のディジ
タル無線伝送システムの構成を示す図である。図６と同
一の構成には同一番号を付して説明を省略する。図２に
おいて１６0 ，１６1 はフレーム同期・Ｓ／Ｐ変換部、
６は実施例の無瞬断切替制御部である。
【００２１】図３は実施例のフレーム同期・Ｓ／Ｐ変換
部のブロック図で、図において１６１は１２ビットのシ
フトレジスタ（Ｓ／Ｐ変換器）、１６２はフレーム同期
パターンに対応するデコーダ回路又は比較回路等からな
るフレームパターン検出部、１６３は同期保護・タイミ
ング発生部である。実施例の伝送フレームは２９２８ビ
ットからなっており、その先頭部には１２ビットのフレ
ーム同期パターンが含まれている。
部のブロック図で、図において１６１は１２ビットのシ
フトレジスタ（Ｓ／Ｐ変換器）、１６２はフレーム同期
パターンに対応するデコーダ回路又は比較回路等からな
るフレームパターン検出部、１６３は同期保護・タイミ
ング発生部である。実施例の伝送フレームは２９２８ビ
ットからなっており、その先頭部には１２ビットのフレ
ーム同期パターンが含まれている。
【００２２】現用系のフレーム同期・Ｓ／Ｐ変換部１６
0 において、伝送フレームは伝送クロックに同期してシ
フトレジスタ１６１に入力する。フレームパターン検出
部１６２はシフトレジスタ１６１中にフレーム同期パタ
ーンが入力されるのをビットバイビットで監視してお
り、フレーム同期パターンを検出するとフレーム同期パ
ターン検出信号ＦＰＤ＝１を出力する。
0 において、伝送フレームは伝送クロックに同期してシ
フトレジスタ１６１に入力する。フレームパターン検出
部１６２はシフトレジスタ１６１中にフレーム同期パタ
ーンが入力されるのをビットバイビットで監視してお
り、フレーム同期パターンを検出するとフレーム同期パ
ターン検出信号ＦＰＤ＝１を出力する。
【００２３】タイミング発生部１６３は始めは検出イネ
ーブル信号Ｅを常時付勢しており、この状態でＦＰＤ＝
１が出力されると１回目のＦＰＤ検出とする。タイミン
グ発生部１６３は２回目以降はＦＰＤ＝１が検出される
べきタイミングに検出イネーブル信号Ｅを付勢し、こう
して数回分のＦＰＤ検出が得られると同期確立とする。
即ち、同期保護をとる。これは、同期外れについても同
様である。
ーブル信号Ｅを常時付勢しており、この状態でＦＰＤ＝
１が出力されると１回目のＦＰＤ検出とする。タイミン
グ発生部１６３は２回目以降はＦＰＤ＝１が検出される
べきタイミングに検出イネーブル信号Ｅを付勢し、こう
して数回分のＦＰＤ検出が得られると同期確立とする。
即ち、同期保護をとる。これは、同期外れについても同
様である。
【００２４】同期確立すると、その後は不図示のカウン
タから６ビット間隔で連続的にキャリー信号ＣＡ０が出
力され、これに同期して６ビットパラレルデータが切り
出される。各６ビットデータはコーダ１４により６４Ｑ
ＡＭのコード信号に変換される。この例では、最初は６
ビットデータ「１１１１１０」が変換され、次に６ビッ
トデータ「１０００００」が変換される。本実施例によ
れば、上記フレーム同期をとるので、この関係は全伝送
フレームについて変わらない。予備系のフレーム同期・
Ｓ／Ｐ変換部１６1 についても同様である。従って、現
用と予備との間で各６ビットデータに相違が生じること
はない。
タから６ビット間隔で連続的にキャリー信号ＣＡ０が出
力され、これに同期して６ビットパラレルデータが切り
出される。各６ビットデータはコーダ１４により６４Ｑ
ＡＭのコード信号に変換される。この例では、最初は６
ビットデータ「１１１１１０」が変換され、次に６ビッ
トデータ「１０００００」が変換される。本実施例によ
れば、上記フレーム同期をとるので、この関係は全伝送
フレームについて変わらない。予備系のフレーム同期・
Ｓ／Ｐ変換部１６1 についても同様である。従って、現
用と予備との間で各６ビットデータに相違が生じること
はない。
【００２５】図２において、送信部１５0 ，１５1 より
同一内容の６４ＱＡＭ信号を送信しても、各伝送パスの
相違により、受信部２１0 ，２１1 ではこれらを異なる
時間に受信する場合がある。従って、受信側では無瞬断
切替制御の際にこの時間軸上のずれを修正する必要があ
る。図４は実施例の無瞬断切替制御部のブロック図で、
従来の図８と相違するのはビット系列変換部３４が削除
されていることである。
同一内容の６４ＱＡＭ信号を送信しても、各伝送パスの
相違により、受信部２１0 ，２１1 ではこれらを異なる
時間に受信する場合がある。従って、受信側では無瞬断
切替制御の際にこの時間軸上のずれを修正する必要があ
る。図４は実施例の無瞬断切替制御部のブロック図で、
従来の図８と相違するのはビット系列変換部３４が削除
されていることである。
【００２６】図５は実施例の無瞬断切替制御のタイミン
グチャートである。以下、図４，図５を参照して実施例
の動作を説明する。現用及び予備の各データＷＤ０，Ｗ
Ｄ１は共に同じ状態（ビット系列）で入力し、この例で
は予備データＷＤ１が現用データＷＤ０よりも時間軸上
で１ビット分遅れている。この場合のＤＰＲＡＭ３
１0 ，３１1 の各記憶態様は図示の如くである。なお、
図は伝送フームの一部を示すものである。
グチャートである。以下、図４，図５を参照して実施例
の動作を説明する。現用及び予備の各データＷＤ０，Ｗ
Ｄ１は共に同じ状態（ビット系列）で入力し、この例で
は予備データＷＤ１が現用データＷＤ０よりも時間軸上
で１ビット分遅れている。この場合のＤＰＲＡＭ３
１0 ，３１1 の各記憶態様は図示の如くである。なお、
図は伝送フームの一部を示すものである。
【００２７】比較制御部３８は読出データＲＤ０とＲＤ
１との間の比較を２５６ビット（時間ビット）分行い、
不一致の場合は書込カウンタ３１1 の書込動作を１回分
停止させる。これにより１６番目の予備データＷＤ１の
書込が１回休みとなり、次の１７番目の予備データＷＤ
１がＤＰＲＡＭ３１1 の同じ書込アドレスＷＡ＝０に書
き込まれる。その結果、両読出データＲＤ０，ＲＤ１の
位相が揃い、次の２５６ビット分の比較では比較一致が
得られる。これにより比較制御部３８は選択信号ＳＬの
変更を行い、現用系０から予備系１への無瞬断切替を行
う。
１との間の比較を２５６ビット（時間ビット）分行い、
不一致の場合は書込カウンタ３１1 の書込動作を１回分
停止させる。これにより１６番目の予備データＷＤ１の
書込が１回休みとなり、次の１７番目の予備データＷＤ
１がＤＰＲＡＭ３１1 の同じ書込アドレスＷＡ＝０に書
き込まれる。その結果、両読出データＲＤ０，ＲＤ１の
位相が揃い、次の２５６ビット分の比較では比較一致が
得られる。これにより比較制御部３８は選択信号ＳＬの
変更を行い、現用系０から予備系１への無瞬断切替を行
う。
【００２８】なお、上記実施例では現用系及び予備系で
状態のみが発生する場合を述べたが、現用系と予備系
とで状態の違いが起こらなければ良いのであるから、現
用系及び予備系で共に状態〜であっても良い。この
ことは一般のｎ状態について言える。また、上記実施例
では１フレームにつき１２ビットのフレーム同期パター
ンを１つ備える場合を述べたが、フレーム同期パターン
は１ビット以上あれば良く、１フレーム中に複数のフレ
ーム同期パターン（又はフレームビット）が分散してい
ても良い。
状態のみが発生する場合を述べたが、現用系と予備系
とで状態の違いが起こらなければ良いのであるから、現
用系及び予備系で共に状態〜であっても良い。この
ことは一般のｎ状態について言える。また、上記実施例
では１フレームにつき１２ビットのフレーム同期パター
ンを１つ備える場合を述べたが、フレーム同期パターン
は１ビット以上あれば良く、１フレーム中に複数のフレ
ーム同期パターン（又はフレームビット）が分散してい
ても良い。
【００２９】また、上記実施例では送信装置１００にお
いて入力の伝送フレームにフレーム同期を取る場合を述
べたがこれに限らない。送信装置１００自身がフレーム
同期パターンを挿入する場合があり、この場合はフレー
ム同期パターンの挿入に同期してシリアルパラレル変換
を行えば良い。また、上記実施例では現用系，予備系の
各ユニットに夫々フレーム同期化部を備えたが、例えば
共通のフレーム同期化部を一つ備え、得られた共通のタ
イミング信号ＣＡ０で各系がシリアルパラレル変化を行
っても良い。
いて入力の伝送フレームにフレーム同期を取る場合を述
べたがこれに限らない。送信装置１００自身がフレーム
同期パターンを挿入する場合があり、この場合はフレー
ム同期パターンの挿入に同期してシリアルパラレル変換
を行えば良い。また、上記実施例では現用系，予備系の
各ユニットに夫々フレーム同期化部を備えたが、例えば
共通のフレーム同期化部を一つ備え、得られた共通のタ
イミング信号ＣＡ０で各系がシリアルパラレル変化を行
っても良い。
【００３０】また、上記実施例は１：１冗長構成につい
て述べたが、本発明は一般のＮ：１冗長構成、更には
Ｎ：Ｍ冗長構成に適用できる。また、上記実施例では同
期確立の条件を数回分のＦＰＤ検出としたが、１回のＦ
ＰＤ検出で同期確立としても良い。また、上記本発明に
好適なる実施例を述べたが、本発明思想を逸脱しない範
囲内で、構成及び制御の様々な変更が行えることは言う
までも無い。
て述べたが、本発明は一般のＮ：１冗長構成、更には
Ｎ：Ｍ冗長構成に適用できる。また、上記実施例では同
期確立の条件を数回分のＦＰＤ検出としたが、１回のＦ
ＰＤ検出で同期確立としても良い。また、上記本発明に
好適なる実施例を述べたが、本発明思想を逸脱しない範
囲内で、構成及び制御の様々な変更が行えることは言う
までも無い。
【００３１】
【発明の効果】以上述べた如く本発明によれば、現用／
予備への無瞬断切替を行うまでの時間を大幅に短縮でき
る。
予備への無瞬断切替を行うまでの時間を大幅に短縮でき
る。
【図１】図１は本発明の原理を説明する図である。
【図２】図２は実施例のディジタル無線伝送システムの
構成を示す図である。
構成を示す図である。
【図３】図３は実施例のフレーム同期・Ｓ／Ｐ変換部の
ブロック図である。
ブロック図である。
【図４】図４は実施例の無瞬断切替制御部のブロック図
である。
である。
【図５】図５は実施例の無瞬断切替制御のタイミングチ
ャートである。
ャートである。
【図６】図６は従来のディジタル無線伝送システムの構
成を示す図である。
成を示す図である。
【図７】図７は従来のＳ／Ｐ変換部で生じる状態を説明
する図である。
する図である。
【図８】図８は従来の無瞬断切替制御部のブロック図で
ある。
ある。
【図９】図９は従来の無瞬断切替制御のタイミングチャ
ートである。
ートである。
６ 無瞬断切替制御部 １６0 ，１６1 フレーム同期・Ｓ／Ｐ変換部
Claims (3)
- 【請求項１】 複数の送信系が共通のシリアルデータを
ｎビットづつ多値符号に変換して送信し、これを複数の
受信系で夫々受信、復調すると共に、得られた各受信系
のｎビットデータを時系列に比較し、かつ必要なら受信
データの位相調整を行い、位相が一致したことを条件に
受信系の無瞬断切替を行うディジタル伝送システムの無
瞬断切替方式において、 各送信系は共通のシリアルデータについて確立されたフ
レーム同期に同期して該シリアルデータのｎビットパラ
レル変換を行うことを特徴とする無瞬断切替方式。 - 【請求項２】 複数の送信系が共通のシリアルデータを
ｎビットづつ多値符号に変換して送信し、これを複数の
受信系で夫々受信、復調すると共に、得られた各受信系
のｎビットデータを時系列に比較し、かつ必要なら受信
データの位相調整を行い、位相が一致したことを条件に
受信系の無瞬断切替を行うディジタル伝送システムの送
信装置において、 各送信系は共通のシリアルデータについて確立されたフ
レーム同期に同期して該シリアルデータのｎビットパラ
レル変換を行うことを特徴とする送信装置。 - 【請求項３】 複数の送信系が共通のシリアルデータを
ｎビットづつ多値符号に変換して送信し、これを複数の
受信系で夫々受信、復調すると共に、得られた各受信系
のｎビットデータを時系列に比較し、かつ必要なら受信
データの位相調整を行い、位相が一致したことを条件に
受信系の無瞬断切替を行うディジタル伝送システムの受
信装置において、 各受信系の書込アドレスにより夫々にｎビット受信デー
タを書き込み、かつ共通の読出アドレスにより夫々にｎ
ビット記憶データを読み出す複数のエラスチックメモリ
部と、 各エラスチックメモリ部の読出データを所定区間に渡っ
て時系列に比較し、不一致の場合は何れかのエラスチッ
クメモリのデータ書込を一時的に停止して受信データ間
の位相調整を行い、かつ上記比較を繰り返し、一致の場
合は切替制御信号を出力する比較制御部と、 切替制御信号に従って何れかの読出データを選択する選
択部とを備えることを特徴とする受信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14450895A JPH08340324A (ja) | 1995-06-12 | 1995-06-12 | 無瞬断切替方式及びその装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14450895A JPH08340324A (ja) | 1995-06-12 | 1995-06-12 | 無瞬断切替方式及びその装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08340324A true JPH08340324A (ja) | 1996-12-24 |
Family
ID=15363998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14450895A Withdrawn JPH08340324A (ja) | 1995-06-12 | 1995-06-12 | 無瞬断切替方式及びその装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08340324A (ja) |
-
1995
- 1995-06-12 JP JP14450895A patent/JPH08340324A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020903 |