JPH08339243A - 電子機器のリセット回路 - Google Patents

Abstract

(57)【要約】 【目的】 格別なソフトウェア制御なしにプログラムの
異常ループや暴走が発生した場合には速やかにリセット
できるようにする。 【構成】 ＣＰＵから所定の被制御対象に定期的に供給
される被制御対象を駆動するための情報の出力に係る信
号を入力しこの入力信号の入力間隔の異常を検知する。
そして、この入力信号の入力間隔の異常を検知するとＣ
ＰＵを含む各部を初期状態にセットするリセット信号を
発生する回路を設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電子機器のリセット回
路に関する。

【０００２】

【従来の技術】従来、中央処理装置（以下、ＣＰＵと略
称する），リード・オンリ・メモリ（以下、ＲＯＭと略
称する），ランダム・アクセス・メモリ（以下、ＲＡＭ
と略称する），入出力ポート（以下、Ｉ／Ｏポートと略
称する）等を搭載し、ＣＰＵがＲＯＭ等に格納されたプ
ログラムに基づいて各部を制御することにより機器本体
を動作させるようにした電子機器においては、一般に、
電源の立上がりを検知するとリセット信号を発生するリ
セット回路を備え、このリセット信号をＣＰＵ，ＲＡ
Ｍ，Ｉ／Ｏポート等に与えることによって、電源投入時
や停電復帰時には常に各部を初期状態にセットし直すこ
とにより、動作の安定化を図っていた。

【０００３】また、ＣＰＵの制御によりカウンタを一定
周期毎にリセットするようにし、このカウンタがオーバ
ーフローしたときプログラムの異常ループや暴走を検知
してリセット信号を発生するようにした回路、いわゆる
ウォッチドッグタイマを備えて、機器の信頼性を高めた
ものもあった。

【０００４】

【発明が解決しようとする課題】しかしながら、前記ウ
ォッチドッグタイマを備えた従来の電子機器において
は、ＣＰＵは機器本体を動作させるためにＲＯＭ，ＲＡ
Ｍ，Ｉ／Ｏポート等の被制御対象を制御する通常の制御
以外に、ウォッチドッグタイマのカウンタを一定周期毎
にリセットするための特別な制御が必要されていたの
で、制御が複雑化し、ＣＰＵの負担が大きいという問題
があった。

【０００５】そこで本発明は、ＣＰＵは機器本体本来の
動作を行わせるための被制御対象に対する通常の制御を
行うだけで、プログラムの異常ループや暴走が発生した
場合にはそれを検知して速やかに機器全体を初期状態に
セットし直すことができ、ＣＰＵの負担軽減を図りつつ
機器動作の信頼性向上を図り得る電子機器のリセット回
路を提供しようとするものである。

【０００６】

【課題を解決するための手段】本発明は、ＣＰＵ及びこ
のＣＰＵからの情報に基づいて駆動制御される被制御対
象を搭載してなる電子機器において、ＣＰＵから所定の
被制御対象に定期的に供給される被制御対象を駆動する
ための情報の出力に係る信号を入力しこの入力信号の入
力間隔の異常を検知する異常検知手段と、この検知手段
により入力信号の入力間隔の異常を検知するとＣＰＵを
含む各部を初期状態にセットするリセット信号を発生す
るリセット信号発生手段とを備えた電子機器のリセット
回路である。

【０００７】

【作用】このような構成の本発明であれば、ＣＰＵは機
器本体本来の動作を行わせるために所定の被制御対象に
対して駆動制御するための情報に係る信号を定期的に出
力している。この状態で、上記信号の出力間隔が異常に
なると、異常検知手段によってその異常が検知され、リ
セット信号発生手段によりリセット信号が発生して、Ｃ
ＰＵを含む各部が初期状態にセットし直される。所定の
被制御対象に定期的に供給される上記信号の異常は、プ
ログラムの異常ループや暴走に起因しているおそれが高
いので、この異常時にＣＰＵを含む各部が初期状態にセ
ットし直されることにより機器動作の信頼性が高められ
る。

【０００８】

【実施例】以下、本発明の一実施例を図面を参照しなが
ら説明する。なお、この実施例では電子機器としてファ
クシミリ装置に本発明のリセット回路を適用した場合に
ついて説明する。

【０００９】図１はこの実施例におけるファクシミリ装
置の概略構成を示すブロック図である。すなわち、この
ファクシミリ装置は、制御部本体としてＣＰＵ１を搭載
している。また、このＣＰＵ１によって制御される被制
御対象として、ＲＯＭ２，ＲＡＭ３，時計部４，画像圧
縮部５，画像復元部６，ファクシミリ用モデム７，読取
制御部８，印刷制御部９，キーボード入力回路１０，表
示制御部１１等の各部を搭載している。そして、前記Ｃ
ＰＵ１と被制御対象としての各部とは、アドレスバス，
データバス等のバスラインＢＬによって接続されてい
る。

【００１０】前記ＲＯＭ２には、前記ＣＰＵ１が実行す
るプログラム等が予め格納されている。前記ＲＡＭ３
は、前記ＣＰＵ１が各種データの一時記憶装置として使
用する。前記時計部４は、現在の日付及び時刻を計時す
るものである。

【００１１】前記ファクシミリ用モデム７には、公衆回
線１２が接続されている。前記読取制御部８には、原稿
モータによって駆動される紙送り機構により送られる送
信原稿の画像をイメージスキャナによって光学的に読取
るようにした原稿読取部１３が接続されている。前記印
刷制御部９には、記録紙搬送モータによって駆動される
紙送り機構により搬送される記録紙に印字ヘッドにより
受信画像データを記録するようにした印刷部１４が接続
されている。前記キーボード入力回路１０には、ダイヤ
ル番号を入力するためのキーやスタートキー等が配設さ
れたキーボード１５が接続されている。前記表示制御部
１１には、前記時計部４にて計時されている日時データ
やガイドメッセージ等を表示するための表示器１６が接
続されている。

【００１２】また、このファクシミリ装置は、図示しな
い電源スイッチの投入により交流電源１７を入力し、＋
５Ｖや＋２４Ｖの直流電源に変換して所要部位に供給す
る電源回路１８と、前記ＣＰＵ１，ＲＡＭ３等の各部に
“Ｌ”レベルのリセット信号ＲＳＴ０を供給して各部を
初期状態にセットするリセット回路１９を搭載してい
る。

【００１３】図２は上記リセット回路１９の要部構成を
示すブロック図である。すなわち、このリセット回路１
９は、交流電源１７を入力し、この交流電源の立上がり
変化を検知すると出力信号Ｓ０を“Ｌ”レベルに立ち下
げる交流入力検知回路２０と、それぞれ入力端子ＩＮ
１，ＩＮ２，ＩＮ３に入力される信号の正常，異常を判
定し、異常を検知すると出力信号Ｓ１，Ｓ２，Ｓ３を
“Ｌ”レベルに立ち下げる第１，第２，第３の判定回路
２１，２２，２３と、各判定回路２１〜２３からの出力
信号Ｓ１，Ｓ２，Ｓ３をそれぞれ反転入力しその論理和
否定を演算する第１のＮＯＲゲート２４と、この第１の
ＮＯＲゲート２４の出力信号Ｓ４と前記交流入力検知回
路の出力信号Ｓ０をそれぞれ反転入力しその論理和否定
を演算する第２のＮＯＲゲート２５とを備えている。そ
して、上記第２のＮＯＲゲート２５の出力信号を前記リ
セット信号ＲＳＴ０としている。また、このリセット回
路１９は、上記第２のＮＯＲゲート２５の出力信号であ
るリセット信号ＲＳＴ０を入力し、このリセット信号Ｒ
ＳＴ０に基づいて＋５Ｖの直流電源を制御する電源制御
回路２６を備えている。

【００１４】しかして、この実施例では、前記第１の判
定回路２１の入力端子ＩＮ１にはＣＰＵ１の制御により
チップセレクタ２７からＲＯＭ２に供給されるチップセ
レクト信号ＣＳ１を入力し、前記第２の判定回路２２の
入力端子ＩＮ２には同チップセレクタ２７からＲＡＭ３
に供給されるチップセレクト信号ＣＳ２を入力し、前記
第３の判定回路２３の入力端子ＩＮ３には同チップセレ
クタ２７から表示ドライバ２８に供給されるチップセレ
クト信号ＣＳ３を入力している。なお、表示ドライバ２
８は前記表示器１５を駆動するもので、表示制御部１１
の一部を構成している。

【００１５】因みに、前記ＲＯＭ２，ＲＡＭ３及び表示
ドライバ２８は、各チップセレクト信号ＣＳ１，ＣＳ
２，ＣＳ３の負パルスに応じてアクセスされる。そし
て、このファクシミリ装置においては、ＣＰＵ１はＲＯ
Ｍ２及びＲＡＭ３に対しては必ず数〜数百μ秒以内に再
アクセスし、表示ドライバ２８に対しては時刻表示を切
換えるために必ず１秒に１回アクセスするようにプログ
ラムされている。すなわち、プログラムの異常ループや
暴走が発生しておらず、ＣＰＵ１が正常に動作している
場合には、チップセレクト信号ＣＳ１及びＣＳ２は必ず
数〜数百μ秒以内に負パルスを発生し、チップセレクト
信号ＣＳ３は必ず１ｓ以内に負パルスを発生する。

【００１６】前記第１〜第３の判定回路２１〜２３はい
ずれも同一構成であって、図３に示すように、カウンタ
３１とＪＫフリップフロップ３２とによって構成されて
いる。上記カウンタ３１は、リセット端子Ｒへの入力信
号が“Ｌ”レベルになると、カウント値を予め設定され
ているプリセット値に戻し、その後トリガ端子Ｔにクロ
ックパルスＣＬＫが入力される毎にダウンカウントし
て、“０”をカウントすると反転出力／Ｑを“Ｌ”レベ
ルにするもので、リセット端子Ｒには前記入力端子ＩＮ
１〜ＩＮ３が接続されている。一方、上記ＪＫフリップ
フロップ３２は、前記カウンタ３１の反転出力／Ｑをト
リガ端子Ｔへの入力信号とし、反転出力／Ｑを該判定回
路２１〜２３の出力信号Ｓ１〜Ｓ３としたもので、リセ
ット端子Ｒには前記入力端子ＩＮ１〜ＩＮ３が接続され
ている。

【００１７】したがって、この第１〜第３の判定回路２
１〜２３は、入力端子ＩＮ１〜ＩＮ３に入力されるチッ
プセレクト信号ＣＳ１〜ＣＳ３の負パルス発生周期Ａよ
りも長い時間間隔Ｂに相当する値をカウンタ３１のプリ
セット値として予め設定しておくことにより、図４に示
すように、チップセレクト信号ＣＳ１〜ＣＳ３が負パル
ス発生周期Ａを経過しても負パルスを発生しない異常状
態となり、最新の負パルス発生時から時間Ｂを経過する
と、カウンタ３１が“０”カウントし、カウンタ３１の
反転出力／Ｑが“Ｌ”レベルになり、これに応じてＪＫ
フリップフロップ３２の反転出力／Ｑすなわち出力信号
Ｓ１〜Ｓ３が“Ｌ”レベルになるようになっている。

【００１８】ここに、カウンタ３１は、ＣＰＵ１から所
定の被制御対象（ＲＯＭ２，ＲＡＭ３，表示ドライバ２
８）に定期的に供給される被制御対象を駆動するための
情報の出力に係る信号ＣＳ１，ＣＳ２，ＣＳ３を入力
し、この入力信号ＣＳ１，ＣＳ２，ＣＳ３の入力間隔の
異常を検知する異常検知手段を構成する。また、ＪＫフ
リップフロップ３２は、前記入力信号ＣＳ１，ＣＳ２，
ＣＳ３の入力間隔の異常を検知すると、ＣＰＵ１を含む
各部を初期状態にセットするリセット信号ＲＳＴ０を発
生するリセット信号発生手段を構成する。

【００１９】なお、カウンタ３１にプリセット値を予め
設定する手段としては、ＣＰＵ１のバスラインＢＬにカ
ウンタ３１を接続して、キーボード１５のキー入力によ
りソフト的にプリセット値を設定する手段を採用すれば
よい。また、カウンタ３１に外部操作可能なデップスイ
ッチを設け、ハード的にプリセット値を設定することも
可能である。

【００２０】前記電源制御回路２６は、図５に示すよう
に、第２のＮＯＲゲート２５の出力信号であるリセット
信号ＲＳＴ０を反転させるインバータ４１と、＋５Ｖ電
圧と上記インバータ４１の出力電圧とを分圧する分圧抵
抗Ｒ１，Ｒ２の接続点電位をベース電位とし、エミッタ
に電源回路１８からの＋５Ｖ直流電源を接続し、コレク
タ出力を＋５Ｖの直流制御電源Ｐ５ＣＯＮＴとするＰＮ
Ｐ型のトランジスタ４２とで構成されている。

【００２１】したがって、この電源制御回路２６は、リ
セット信号ＲＳＴ０が“Ｈ”レベルのときにはトランジ
スタ４２がオンしているので、＋５Ｖ直流制御電源Ｐ５
ＣＯＮＴがオンし、リセット信号ＲＳＴ０が“Ｌ”レベ
ルになるとトランジスタ４２がオフして、＋５Ｖ直流制
御電源Ｐ５ＣＯＮＴがオフする。

【００２２】このように構成された本実施例のリセット
回路１９においては、交流電源１７の立上がり変化を交
流入力検知回路２０が検知すると、この検知回路２０の
出力信号Ｓ０が“Ｌ”レベルに立ち下がる。これによ
り、リセット信号ＲＳＴ０が“Ｌ”レベルになるので、
ＣＰＵ１を含む各部が初期状態にセットされる。したが
って、電源投入時や停電復帰時には常にＣＰＵ１を含む
各部が初期状態にセットし直されるので、電子機器の動
作の安定化が図られる。

【００２３】また、ＣＰＵ１の制御によりＲＯＭ２に定
期的に供給されるチップセレクト信号ＣＳ１が異常にな
ると、この異常を第１の判定回路２１が検知し、この第
１の判定回路２１の出力信号Ｓ１が“Ｌ”レベルに立ち
下がる。これにより、リセット信号ＲＳＴ０が“Ｌ”レ
ベルになるので、ＣＰＵ１を含む各部が初期状態にセッ
トし直される。また、ＣＰＵ１の制御によりＲＡＭ３に
定期的に供給されるチップセレクト信号ＣＳ２が異常に
なると、この異常を第２の判定回路２２が検知し、この
第２の判定回路２２の出力信号Ｓ２が“Ｌ”レベルに立
ち下がる。これにより、リセット信号ＲＳＴ０が“Ｌ”
レベルになるので、ＣＰＵ１を含む各部が初期状態にセ
ットし直される。

【００２４】また、ＣＰＵ１の制御により表示ドライバ
２８に定期的に供給されるチップセレクト信号ＣＳ３が
異常になると、この異常を第３の判定回路２３が検知
し、この第３の判定回路２３の出力信号Ｓ３が“Ｌ”レ
ベルに立ち下がる。これにより、リセット信号ＲＳＴ０
が“Ｌ”レベルになるので、ＣＰＵ１を含む各部が初期
状態にセットし直される。

【００２５】例えば、この実施例のファクシミリ装置に
おいて、ＣＰＵ１が正常に動作しているとき、ＲＯＭ２
に対しては必ず５μ秒以内に再アクセスし、ＲＡＭ３に
対しては必ず１００μ秒以内に再アクセスし、表示ドラ
イバ２８に対しては必ず１秒に１回アクセスするように
プログラムされているとする。この場合、ＲＯＭ２のチ
ップセレクト信号ＣＳ１を入力する第１の判定回路２１
のカウンタ３１には、例えば１０μ秒に相当するプリセ
ット値を予め設定し、ＲＡＭ３のチップセレクト信号Ｃ
Ｓ２を入力する第２の判定回路２２のカウンタ３２に
は、例えば２００μ秒に相当するプリセット値を予め設
定し、表示トライバ２８のチップセレクト信号ＣＳ３を
入力する第３の判定回路２３のカウンタ３３には、例え
ば２秒に相当するプリセット値を予め設定しておく。

【００２６】こうすることにより、プログラムの異常ル
ープや暴走が発生してＣＰＵ１が異常動作し、ＲＯＭ２
に対するチップセレクト信号ＣＳ１が１０μ秒を経過し
ても負パルスを発生しない場合には、第１の判定回路２
１でチップセレクト信号ＣＳ１の異常が検知され、リセ
ット信号ＲＳＴ０が“Ｌ”レベルになって、ＣＰＵ１を
含む各部が初期状態にセットし直される。また、ＲＯＭ
２に対するチップセレクト信号ＣＳ１が正常に５μ秒以
内に負パルスを発生していても、ＲＡＭ３に対するチッ
プセレクト信号ＣＳ２が２００μ秒を経過しても負パル
スを発生しない場合には、第２の判定回路２２でチップ
セレクト信号ＣＳ２の異常が検知され、リセット信号Ｒ
ＳＴ０が“Ｌ”レベルになって、ＣＰＵ１を含む各部が
初期状態にセットし直される。また、ＲＡＭ３に対する
チップセレクト信号ＣＳ２が正常に１００μ秒以内に負
パルスを発生していても、表示ドライバ２８に対するチ
ップセレクト信号ＣＳ３が２秒を経過しても負パルスを
発生しない場合には、第３の判定回路２３でチップセレ
クト信号ＣＳ３の異常が検知され、リセット信号ＲＳＴ
０が“Ｌ”レベルになって、ＣＰＵ１を含む各部が初期
状態にセットし直される。

【００２７】このように本実施例のリセット回路１９に
よれば、ＣＰＵ１の制御により機器本体本来の動作を行
わせるためにＲＯＭ２，ＲＡＭ３及び表示ドライバ２８
にそれぞれ定期的に供給される信号ＣＳ１，ＣＳ２，Ｃ
Ｓ３を個々に入力し、この入力信号ＣＳ１，ＣＳ２，Ｃ
Ｓ３の正常，異常をそれぞれ判定して、少なくとも１信
号の異常を検知すると、ＣＰＵ１を含む各部を初期状態
にセットするリセット信号ＲＳＴ０を発生するようにし
たので、ＣＰＵ１がウォッチドッグタイマのカウンタを
一定周期毎にリセットするような特別な制御を行うこと
なく、プログラムの異常ループや暴走が発生した場合に
は速やかに機器全体を初期状態にセットし直すことがで
きる。したがって、ウォッチドッグタイマを備えた従来
機器と比較してＣＰＵ１の負担を軽減できるとともに機
器動作の信頼性を高めることができる。

【００２８】また、本実施例のリセット回路１９は、リ
セット信号ＲＳＴ０が“Ｌ”レベルになったことに応じ
て＋５Ｖの直流制御電源Ｐ５ＣＯＮＴをオフする電源制
御回路２６を設けている。そこで、図６に示すように、
負荷５１への通電オン，オフを切り換えるスイッチング
トランジスタ５２のベースに、上記直流制御電源Ｐ５Ｃ
ＯＮＴを印加するように回路構成する。

【００２９】こうすることにより、リセット信号ＲＳＴ
０が“Ｈ”レベルであり、機器が通常動作しているとき
には、直流制御電源Ｐ５ＣＯＮＴがオンしているので、
スイッチングトランジスタ５２はＣＰＵ１によって制御
されるＩ／Ｏポート５３からの駆動信号によりオン，オ
フ制御される。これに対し、リット信号ＲＳＴ０が
“Ｌ”レベルとなりリセットがかかると、直流制御電源
Ｐ５ＣＯＮＴがオフする。これにより、スイッチングト
ランジスタ５２が強制的にオフするので、負荷５１への
通電が断たれる。

【００３０】したがって、ＣＰＵ１を含む各部が初期状
態にセットし直されると同時に負荷５１への通電も断た
れるので、機器全体の安全性を向上できる。なお、負荷
５１としては原稿モータ，記録紙搬送モータ，印字ヘッ
ドのソレノイド等が対象となる。

【００３１】なお、本発明のリセット回路は、ファクシ
ミリ装置への適用に限定されるものではなく、ＣＰＵ及
びこのＣＰＵによって制御される被制御対象を搭載して
なる一般的な電子機器に適用できるものである。また、
前記実施例では第１〜第３の判定回路２１〜２３で異常
を検知する対象の信号として、ＲＯＭ２，ＲＡＭ３及び
表示ドライバ２８への各チップセレクト信号ＣＳ１〜Ｃ
Ｓ３を用いたが、これら以外の信号であってもＣＰＵ１
の制御により所定の被制御対象に定期的に供給される被
制御対象を駆動するための情報の出力に係る信号であれ
ば利用することができる。また、対象となる信号の種類
や数に特に制限はなく、例えばモータへの駆動制御信号
が定期的に供給される電子機器であれば、その駆動制御
信号の異常を検知するようにしてもよい。

【００３２】また、前記実施例ではカウンタ３１のプリ
セット値を入力信号の発生周期の２倍の時間に相当する
値としたが、入力信号の発生周期よりも長い時間に相当
する値であればよい。ただし、入力信号の発生周期に近
い時間に相当する値では正常時にリセットされる誤動作
を生じるおそれがあり、逆に入力信号の発生周期よりも
十分に長い時間に相当する値ではリセットをかける応答
が遅くなるので、１．５〜２倍程度の時間に相当する値
が望ましい。この他、本発明の要旨を逸脱しない範囲で
種々変形実施可能であるのは勿論である。

【００３３】

【発明の効果】以上詳述したように本発明によれば、Ｃ
ＰＵから所定の被制御対象に定期的に供給される被制御
対象を駆動するための情報の出力に係る信号を入力し、
この入力信号の入力間隔の異常を検知するとＣＰＵを含
む各部を初期状態にセットするリセット信号を発生する
ようにしたので、ＣＰＵは機器本体本来の動作を行わせ
るための被制御対象に対する通常の制御を行うだけで、
プログラムの異常ループや暴走が発生した場合にはそれ
を検知して速やかに機器全体を初期状態にセットし直す
ことができ、ＣＰＵの負担軽減を図りつつ機器動作の信
頼性向上を図り得る電子機器のリセット回路を提供する
ことができる。

【図面の簡単な説明】

【図１】本発明の一実施例であるファクシミリ装置の概
略ブロック図。

【図２】同実施例におけるリセット回路の要部ブロック
図。

【図３】図２に示す判定回路を具体的に示す回路図。

【図４】同判定回路の主要な信号のタイミング波形図。

【図５】図２に示す電源制御回路を具体的に示す回路
図。

【図６】同電源制御回路から出力される電源制御信号が
印加される負荷回路図。

【符号の説明】

１…ＣＰＵ（中央処理装置） ２…ＲＯＭ（リード・オンリ・メモリ） ３…ＲＡＭ（ランダム・アクセス・メモリ） ４…時計部 １６…表示器 １９…リセット回路 ２０…交流入力検知回路 ２１〜２３…第１〜第３の判定回路 ２６…電源制御回路 ２８…表示ドライバ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 中央処理装置及びこの中央処理装置から
   の情報に基づいて駆動制御される被制御対象を搭載して
   なる電子機器において、 前記中央処理装置から所定の被制御対象に定期的に供給
   される被制御対象を駆動するための前記情報の出力に係
   る信号を入力しこの入力信号の入力間隔の異常を検知す
   る異常検知手段と、この検知手段により前記入力信号の
   入力間隔の異常を検知すると前記中央処理装置を含む各
   部を初期状態にセットするリセット信号を発生するリセ
   ット信号発生手段とを具備したことを特徴とする電子機
   器のリセット回路。