JPH08338978A

JPH08338978A - 表示装置

Info

Publication number: JPH08338978A
Application number: JP14653295A
Authority: JP
Inventors: Yoshimitsu Inamori; 良充稲森; Masao Okumura; 政雄奥村
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1995-06-13
Filing date: 1995-06-13
Publication date: 1996-12-24
Anticipated expiration: 2016-02-19
Also published as: JP3136078B2

Abstract

(57)【要約】【目的】描画速度が速くて優れた表示品位が得られ、
小型で安価な表示装置を提供する。【構成】セグメント電極と走査電極とが直交して配置さ
れる表示パネル３２には、コモンドライバＣによって順
次的に選択された走査電極上の絵素に、セグメント電極
から表示状態を決定するデータ信号が与えられる。ＣＰ
Ｕ３５から送出されたデータ信号、クロック信号、ＶＷ
信号およびＣＷ信号は表示コントローラ３３に与えら
れ、前記データ信号は、ＶＷ信号に基づいて絵素に１対
１で対応する記憶素子から成る表示コントローラ３３に
内蔵されたＶＲＡＭ３４所定の記憶素子に格納される。
格納されたデータ信号は、ＣＷ信号に基づいて読出さ
れ、セグメントドライバＳまたはＣＰＵ３５に与えられ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＶＲＡＭ（ビデオラン
ダムアクセスメモリ）に記憶される表示データを効率良
く転送して描画速度が速く、小型化を図った表示装置に
関する。

【０００２】

【従来の技術】図１７は、第１の従来例である表示装置
１の電気的構成を示すブロック図である。表示装置１
は、表示パネル２、表示コントローラ３、ＶＲＡＭ４、
ＣＰＵ（中央演算処理装置）５、セグメントドライバ
Ｓ、およびコモンドライバＣを含んで構成される。表示
装置１は、ＶＲＡＭ４を単独で設けた、いわゆる外付け
ＶＲＡＭ方式の表示装置である。また表示装置１は、複
数のアプリケーションを起動する（開く）ことができ、
起動したアプリケーション毎に予め定める画面（以下、
「ウィンドウ」という）を表示パネル２の予め定める大
きさの表示画面に重ねて、表示する。以降、このような
処理を「ウィンドウ処理」という。

【０００３】表示パネル２は、少なくとも互いに平行
に、間隔をあけて配列される複数のセグメント電極と、
前記セグメント電極とは直交し、間隔をあけて配列され
る複数の走査電極とを有し、たとえば液晶表示パネルで
実現される。セグメント電極と走査電極との交差する部
分を絵素として、複数個の絵素の組み合わせによって表
示を行う。ｉ本のセグメント電極に対してセグメントド
ライバＳが１つ設けられ、ｊ本の走査電極に対してコモ
ンドライバＣが１つ設けられる。

【０００４】表示コントローラ３には、ＣＰＵ５から、
各絵素に与えられるｎ（たとえば８）ビットのデータ信
号、信号送出のタイミングの基準となるクロック信号、
走査電極に順次与えられる選択信号、１走査電極分のデ
ータ信号の送出が終了する毎に送出される水平同期信
号、全走査電極分のデータ信号の送出が終了する毎に送
出される垂直同期信号、ＶＲＡＭ４へのデータ信号の書
込を指示するＶＷ（ＶＲＡＭ・ＷＲＡＩＴＥ）信号、Ｃ
ＰＵ５へのデータ信号の書込を指示するＣＷ（ＣＰＵ・
ＷＲＡＩＴＥ）信号（ＶＲＡＭ４からデータ信号の読出
を指示するＶＲ（ＶＲＡＭ・ＲＥＡＤ）信号）、および
ウィンドウ処理用のウィンドウ処理信号などが与えられ
る。表示コントローラ３は、ウィンドウ処理信号に基づ
いて、データ信号に対してウィンドウ処理を行い、ＶＷ
信号またはＣＷ信号に基づいて、データ信号をＶＲＡＭ
４へ、またはＣＰＵ５あるいはセグメントドライバＳへ
送出する。前記データ信号は、ｎ（ただし、ｎは１以上
の整数）本のセグメントデータバスに対してクロック信
号の１周期の期間内に並列に送出され、当該並列信号を
ｘ／ｎ（ただし、ｘはセグメント電極の総数であり、ｘ
がｎの整数倍でないときには、小数点以下を切り上げ
る）回送出することによって、１走査電極分を構成す
る。

【０００５】ＶＲＡＭ４は、表示パネル２の複数の絵素
にそれぞれ対応した複数の格納領域を有し、ＶＲＡＭ４
に与えられたデータ信号は、表示パネル２の絵素に対応
した所定のアドレスに格納される。

【０００６】ＶＲＡＭ４に格納されたデータ信号は、前
記ＣＷ信号のタイミングで、表示コントローラ３に読み
出され、セグメントドライバＳへはデータバスライン６
を介して与えられる。また表示コントローラ３から制御
信号ライン７を介して、水平同期信号がセグメントドラ
イバＳに、垂直同期信号がコモンドライバＣにそれぞれ
与えられる。さらに表示コントローラ３からは、制御信
号ライン７を介して、選択信号がコモンドライバＣに順
番に与えられる。

【０００７】図１８は、前記表示コントローラ３の電気
的構成を示すブロック図である。表示コントローラ３
は、ＣＰＵ５と接続される入出力ポートＤＣ０〜ＤＣ
７、ＶＲＡＭ４と接続される入出力ポートＤＶ０〜ＤＶ
７，ＤＶＲＷ，ＤＶＣＥ、およびセグメントドライバＳ
と接続される入出力ポートＤＳ０〜ＤＳ７を有し、８ビ
ットのデータラッチ回路１１、およびバッファ１２〜１
５を含んで構成される。

【０００８】ＶＲＡＭ４に格納されたデータ信号は、入
出力ポートＤＶ０〜ＤＶ７から表示コントローラ３に入
力され、データラッチ回路１１を介して入出力ポートＤ
Ｓ０〜ＤＳ７からセグメントドライバＳに与えられる。
また、入出力ポートＤＣ０〜ＤＣ７からＣＰＵ５に与え
られる。また入出力ポートＤＶＲＷ，ＤＶＣＥを介し
て、前記ＣＰＵ５からのＶＷ信号およびＣＷ信号がＶＲ
ＡＭ４に与えられる。

【０００９】入出力ポートＤＶ０〜ＤＶ７とデータラッ
チ回路１１との間、および入出力ポートＤＣ０〜ＤＣ７
とデータラッチ回路１１との間には、それぞれバッファ
１２，１３が設けられる。バッファ１２，１３には、当
該表示コントローラ３内で作成された、ＶＲＡＭ４がセ
グメントドライバＳとアクセスするときに「１」とな
り、アクセスしないときに「０」となる表示データ中信
号Ａが与えられる。信号Ａが「１」のときには、バッフ
ァ１２が「オン」となり、バッファ１３が高インピーダ
ンス状態（ＯＰＥＮ状態）となって「オフ」となる。信
号Ａが「０」のときには、バッファ１２が高インピーダ
ンス状態（ＯＰＥＮ状態）となって「オフ」となり、バ
ッファ１３が「オン」となる。したがって、ＶＲＡＭ４
とセグメントドライバＳとのアクセス、およびＶＲＡＭ
４とＣＰＵ５とのアクセスは排他的に行われる。

【００１０】また、入出力ポートＤＶ０〜ＤＶ７と入出
力ポートＤＣ０〜ＤＣ７との間には、バッファ１４，１
５が設けられる。バッファ１４にはＣＷ信号が与えら
れ、バッファ１５にはＶＷ信号が与えられる。これによ
っていずれか一方のバッファ１４，１５が「オン」とな
り、ＣＰＵ５とＶＲＡＭ４との間の信号伝送方向が、Ｃ
ＰＵ５からＶＲＡＭ４へ、またはＶＲＡＭ４からＣＰＵ
５へ切り替わる。

【００１１】図１９は、前記セグメントドライバＳの電
気的構成を示すブロック図である。セグメントドライバ
Ｓは、表示コントローラー３と接続される入出力ポート
ＤＩ０〜ＤＩ７と、表示パネル２のセグメント電極と接
続される入出力ポートＤＯ０〜ＤＯ２４０と、たとえば
表示パネル２が液晶表示パネルである場合には、所定の
電源回路から発生した液晶駆動用となる６種類の電源電
圧Ｖ０〜Ｖ５のうちの、４種類の電源電圧が与えられる
電源端子ＤＧ０〜ＤＧ３とを有し、データコントロール
回路１６、ｘ／ｎ個のラッチ回路から成るデータラッチ
回路１７、２４０ビットのラッチ回路１８、２４０ビッ
トのレベルシフタ回路１９、および２４０ビットの４レ
ベルドライバ回路２０を含んで構成される。

【００１２】データコントロール回路１６は、ＶＲＡＭ
４からのデータ信号を、データラッチ回路１７を構成す
るラッチ回路に８ビットずつ順番に与える。全ラッチ回
路にデータ信号がラッチされた、すなわち１走査電極分
のデータ信号がラッチされたデータラッチ回路１７は、
２４０ビットのラッチ回路１８にデータ信号を与える。
当該データ信号は、２４０ビットのレベルシフタ回路１
９を介して、２４０ビットの４レベルドライバ回路２０
で、４種類の電源電圧のうちの１つの電源電圧が選ばれ
て、当該電源電圧に変換されて出力ポートＤＯ０〜ＤＯ
２４０に与えられ、表示パネル２のセグメント電極に与
えられる。

【００１３】図２０は、第２の従来例である表示装置１
ａの構成を示すブロック図である。

【００１４】表示装置１ａは、前記表示装置１とほぼ同
様にして構成されるけれども、ＶＲＡＭ４がセグメント
ドライバＳと同じ数だけ設けられ、セグメントドライバ
Ｓにそれぞれ内蔵される。また表示コントローラ３は設
けられず、当該表示コントローラ３の動作は、各セグメ
ントドライバＳが行う。

【００１５】図２１は、ＶＲＡＭ４を内蔵したセグメン
トドライバＳの電気的構成を示すブロック図である。前
記セグメントドライバＳのデータラッチ回路１７に代わ
って、ＶＲＡＭ４を配置して構成される。ＶＲＡＭ４
は、前記表示パネル２の複数の絵素にそれぞれ対応した
複数の格納領域から成る格納部２３を有し、ＶＲＡＭ４
に与えられたデータ信号を表示パネル２の絵素に対応し
た所定のアドレスに格納するための行および列デコーダ
２１，２２を含む。

【００１６】このようにして構成される表示装置１，１
ａにおける前記ウィンドウ処理は、表示パネル２の予め
定める大きさの表示画面に、複数のウィンドウを重ねて
表示し、最上面にあるウィンドウのアプリケーションを
実行する。たとえば２枚のウィンドウＷ１，Ｗ２が、ウ
ィンドウＷ１が下、ウィンドウＷ２が上となって重なっ
ているとすると、ウィンドウＷ２のアプリケーションが
実行され、ＶＲＡＭ４にはウィンドウＷ２に表示される
データ信号が格納される。ここで、ＶＲＡＭ４のアドレ
スは表示パネル２の表示画面全体に対応したものであ
り、ＶＲＡＭ４に格納されたデータ信号をウィンドウＷ
２に表示させるときには、アドレスの変換が必要とな
る。このとき、表示すべきデータの表示画面上の位置
が、ウィンドウＷ１とウィンドウＷ２とにわたる部分で
あった場合、ウィンドウＷ２内の部分にはＶＲＡＭ４に
格納されたデータ信号を表示させ、ウィンドウＷ１内の
部分には前回ＶＲＡＭ４に格納されたデータ信号を表示
させなければならない。ＣＰＵ５と表示コントローラ３
との間では、このようなデータ信号の処理を行うための
制御信号の授受が行われる。

【００１７】

【発明が解決しようとする課題】ＶＲＡＭ４をセグメン
トドライバＳに内蔵した第２の従来技術では、セグメン
トドライバＳが、たとえば液晶駆動用の高耐圧に構成さ
れる回路部分と、高耐圧に構成する必要のないロジック
系の回路部分とを有する。１つのＩＣ（集積回路）で実
現されるセグメントドライバＳは、製造効率を高める上
から、一括して作成できる部分は同時に作成され、上述
したように高耐圧な部分と高耐圧でない部分とを有する
場合、全体を高耐圧なプロセスを用いて作成することと
なる。したがって、セグメントドライバＳに内蔵される
ＶＲＡＭ４の部分が大きくなり、これによってセグメン
トドライバＳが大型化する。また表示パネル２に接続す
るために、セグメントドライバＳは、比較的高価なＴＣ
Ｐ（テープキャリアパッケ−ジ）などに実装され、セグ
メントドライバＳが大型化すると、製造コストが高くな
る。

【００１８】ＶＲＡＭ４を外付した第１の従来技術で
は、高耐圧な部分と高耐圧でない部分とが分けられ、セ
グメントドライバＳは小型に作成でき、製造コストの低
減が図れるけれども、以下のように描画速度が遅いとい
う問題が生じる。

【００１９】すなわち、ちらつきなどの問題から１垂直
同期期間の長さが決まっており、この期間内に１走査電
極分のデータ信号をセグメント電極に与えて表示が行わ
れる。表示画面が大きくなり、セグメント電極の本数が
増える（ウィンドウの数が増す）、または表示が高精細
になると、伝送する信号の量が多くなり、クロック信号
のタイミングが速くなる。しかしながら、クロック信号
が速くなり過ぎると高品位な表示ができなくなる。所定
の期間内に多くのデータ信号を表示パネル２に与える
と、すなわちＶＲＡＭ４からセグメントドライバＳへの
信号伝送期間を多くすると、ＶＲＡＭ４とＣＰＵ５との
間の信号伝送期間が短くなる。前述したウィンドウ処理
を行うためには、充分なＶＲＡＭ４とＣＰＵ５との間の
信号伝送期間が必要となるが、この期間が短く、これに
よって描画速度が低下する。

【００２０】本発明の目的は、描画速度が速くて優れた
表示品位が得られ、小型で安価な表示装置を提供するこ
とである。

【００２１】

【課題を解決するための手段】本発明は、互いに平行に
配設される複数のセグメント電極と、互いに平行に配設
される複数の走査電極とが直交するようにして配置さ
れ、電極の交差部分を絵素とし、順次的に選択された走
査電極上の絵素に、セグメント電極から表示状態を決定
するデータ信号を与えて表示を行う表示装置において、
セグメント電極と走査電極とを有する表示パネルと、信
号の送出のタイミングの基準となるクロック信号、デー
タ信号、データ信号の書込を指示する書込信号、および
データ信号の読出を指示する読出信号を送出する信号出
力回路と、１走査電極分のデータ信号を保持してセグメ
ント電極に与えるセグメント側駆動回路と、走査電極を
順次的に選択するコモン側駆動回路と、前記絵素に１対
１で対応する記憶素子から成る記憶素子群を有し、信号
出力回路からの書込信号に基づいて、データ信号を所定
の記憶素子に格納し、信号出力回路からの読出信号に基
づいて、所定の記憶素子に格納されたデータ信号を読出
し、読出したデータ信号を、セグメント側駆動回路また
は信号出力回路に与える表示制御回路とを含んで構成さ
れることを特徴とする表示装置である。また本発明は、
互いに平行に配設される複数のセグメント電極と、互い
に平行に配設される複数の走査電極とが直交するように
して配置され、電極の交差部分を絵素とし、順次的に選
択された走査電極上の絵素に、セグメント電極から表示
状態を決定するデータ信号を与えて表示を行う表示装置
において、セグメント電極と走査電極とを有する表示パ
ネルと、信号の送出のタイミングの基準となるクロック
信号、ｎ（ただし、ｎは１以上の整数）本のセグメント
データバスに対してクロック信号の１周期の期間内に並
列に送出され、当該並列信号をｘ／ｎ（ただし、ｘはセ
グメント電極の総数であり、ｘがｎの整数倍でないとき
には、小数点以下を切り上げる）回送出することによっ
て、１走査電極分を構成するデータ信号、データ信号の
書込を指示する書込信号、およびデータ信号の読出を指
示する読出信号を送出する信号出力回路と、１走査電極
分のデータ信号を保持してセグメント電極に与えるセグ
メント側駆動回路と、走査電極を順次的に選択するコモ
ン側駆動回路と、前記絵素に１対１で対応する記憶素子
から成る記憶素子群を有し、信号出力回路からの書込信
号に基づいて、データ信号を所定の記憶素子に格納し、
信号出力回路からの読出信号に基づいて、所定の記憶素
子に格納されたデータ信号を読出し、読出したデータ信
号を、セグメント側駆動回路または信号出力回路に与え
る表示制御回路とを含み、前記表示制御回路は、記憶素
子群とセグメント側駆動回路との間に設けられ、記憶素
子群に格納された１走査電極分のデータ信号をラッチす
る第１ラッチ回路と、当該第１ラッチ回路とセグメント
側駆動回路との間に設けられ、第１ラッチ回路にラッチ
されたデータ信号をｎずつラッチする第２ラッチ回路と
を含むことを特徴とする表示装置である。また本発明
は、互いに平行に配設される複数のセグメント電極と、
互いに平行に配設される複数の走査電極とが直交するよ
うにして配置され、電極の交差部分を絵素とし、順次的
に選択された走査電極上の絵素に、セグメント電極から
表示状態を決定するデータ信号を与えて表示を行う表示
装置において、セグメント電極と走査電極とを有する表
示パネルと、データ信号、信号の送出のタイミングの基
準となるクロック信号、データ信号の書込を指示する書
込信号、およびデータ信号の読出を指示する読出信号を
送出する信号出力回路と、１走査電極分のデータ信号を
保持してセグメント電極に与えるセグメント側駆動回路
と、走査電極を順次的に選択するコモン側駆動回路と、
前記絵素に１対１で対応する記憶素子から成る記憶素子
群と、信号出力回路からの信号をラッチし、ラッチした
信号に基づく処理の実行のタイミングを調停する調停回
路を有し、調停された信号出力回路からの書込信号に基
づいて、データ信号を所定の記憶素子に格納し、調停さ
れた信号出力回路からの読出信号に基づいて、所定の記
憶素子に格納されたデータ信号を読出し、読出したデー
タ信号を、セグメント側駆動回路または信号出力回路に
与える表示制御回路とを含み、前記調停回路は、少なく
とも前記記憶素子群に格納されたデータ信号がセグメン
ト側駆動回路に与えられているときにラッチした信号に
基づく処理が、前記データ信号のセグメント側駆動回路
への送出が終了した後に実行されるように調停すること
を特徴とする表示装置である。また本発明の前記調停回
路は、前記記憶素子群に格納されたデータ信号がセグメ
ント側駆動回路に与えられ、かつラッチした信号が前記
書込信号または読出信号であるときに、当該ラッチした
信号に基づく処理が、前記データ信号のセグメント側駆
動回路への送出が終了した後に実行されるように調停す
ることを特徴とする。

【００２２】

【作用】本発明に従えば、信号出力回路からの信号の送
出のタイミングの基準となるクロック信号、データ信
号、データ信号の書込を指示する書込信号、およびデー
タ信号の読出を指示する読出信号は、表示制御回路に与
えられる。前記データ信号は、信号出力回路からの書込
信号に基づいて、表示制御回路に内蔵された記憶素子群
の所定の記憶素子に格納される。記憶素子は、互いに平
行に配設される複数のセグメント電極と、互いに平行に
配設される複数の走査電極とが直交するようにして配置
され、電極の交差部分を絵素とする表示パネルの、前記
絵素に１対１で対応する。記憶素子群に格納されたデー
タ信号は、信号出力回路からの読出信号に基づいて、読
み出され、セグメント側駆動回路または信号出力回路に
与えられる。表示は、コモン側駆動回路によって順次的
に選択された走査電極上の絵素に、セグメント側駆動回
路に保持された１走査電極分のデータ信号をセグメント
電極から与えることによって行われる。

【００２３】記憶素子群が表示制御回路に内蔵され、セ
グメント側駆動回路は、たとえば液晶駆動用の高耐圧に
構成される回路を有する最小限の大きさで実現され、高
耐圧に構成する必要のないロジック系の記憶素子群は、
同じく高耐圧に構成する必要のないロジック系の回路で
実現される表示制御回路に内蔵される。したがって、セ
グメント側駆動回路を高耐圧な製造プロセスを用いて作
成し、表示制御回路を微細な製造プロセスを用いて作成
することができ、セグメント側駆動回路が小型化し、比
較的高価なＴＣＰに実装しても、セグメント側駆動回路
が小型であることから、製造コストが低減する。また、
記憶素子群を内蔵した表示制御回路は、セグメント側駆
動回路に記憶素子群を内蔵した場合と比べると、小型に
構成することができる。

【００２４】また本発明に従えば、信号の送出のタイミ
ングの基準となるクロック信号、信号出力回路からのｎ
（ただし、ｎは１以上の整数）本のセグメントデータバ
スに対してクロック信号の１周期の期間内に並列に送出
され、当該並列信号をｘ／ｎ（ただし、ｘはセグメント
電極の総数であり、ｘがｎの整数倍でないときには、小
数点以下を切り上げる）回送出することによって、１走
査電極分を構成するデータ信号、データ信号の書込を指
示する書込信号、およびデータ信号の読出を指示する読
出信号は、表示制御回路に与えられる。前記データ信号
は、信号出力回路からの書込信号に基づいて、表示制御
回路に内蔵された記憶素子群の所定の記憶素子に格納さ
れる。記憶素子群に格納されたデータ信号は、信号出力
回路からの読出信号に基づいて読み出され、１走査電極
分のデータ信号が第１ラッチ回路にラッチされ、第１ラ
ッチ回路にラッチされた１走査電極分のデータ信号がｎ
ずつ第２ラッチ回路にラッチされ、セグメント側駆動回
路に与えられる。表示は、コモン側駆動回路によって順
次的に選択された走査電極上の絵素に、セグメント側駆
動回路に保持された１走査電極分のデータ信号をセグメ
ント電極から与えることによって行われる。

【００２５】記憶素子群に格納されたデータ信号は、当
該記憶素子群から１走査電極分ずつセグメント側駆動回
路に向けて出力される。記憶素子群から出力された１走
査電極分のデータ信号は、第１ラッチ回路および第２ラ
ッチ回路によってｎずつセグメント側駆動回路に与えら
れる。これによって、記憶素子群と信号出力回との間の
信号伝送期間を長くすることができる。

【００２６】したがって、表示画面が大きくなり、セグ
メント電極の本数が増える、または表示が高精細になっ
て、伝送すべき信号量が多くなっても、ちらつきなどが
生じない１垂直同期期間内に１走査電極分のデータ信号
をセグメント電極に与えて表示を行うとともに、記憶素
子群と信号出力回路との間の信号伝送期間を長くして、
速い描画速度および優れた表示品位が得られる。

【００２７】また本発明に従えば、信号出力回路からの
データ信号、信号の送出のタイミングの基準となるクロ
ック信号、データ信号の書込を指示する書込信号、およ
びデータ信号の読出を指示する読出信号は、表示制御回
路に与えられる。表示制御回路は、前記信号をラッチ
し、ラッチした信号に基づく処理の実行のタイミングが
調停回路で調停される。調停された信号出力回路からの
書込信号に基づいて、データ信号を記憶素子群の所定の
記憶素子に格納し、調停された信号出力回路からの読出
信号に基づいて、記憶素子群の所定の記憶素子に格納さ
れたデータ信号を読出し、読出したデータ信号を、セグ
メント側駆動回路または信号出力回路に与える。前記調
停回路は、少なくとも前記記憶素子群に格納されたデー
タ信号がセグメント側駆動回路に与えられているときに
ラッチした信号に基づく処理が、前記データ信号のセグ
メント側駆動回路への送出が終了した後に実行されるよ
うに調停する。表示は、コモン側駆動回路によって順次
的に選択された走査電極上の絵素に、セグメント側駆動
回路に保持された１走査電極分のデータ信号をセグメン
ト電極から与えることによって行われる。

【００２８】この場合、信号出力回路からの信号の種類
に関わらず、記憶素子群とセグメント側駆動回路とがア
クセス中であるときには、信号出力回路からの信号に基
づく処理をタイミングをずらして実行する。すなわち、
信号出力回路からの信号が記憶素子群に関わらない信号
（記憶素子群とセグメント側駆動回路とがアクセス中で
あっても、実行可能な信号）であっても、タイミングを
ずらす。

【００２９】また好ましくは、前記調停回路は、前記記
憶素子群に格納されたデータ信号がセグメント側駆動回
路に与えられ、かつラッチした信号出力回路からの信号
が前記書込信号または読出信号であるときに、当該ラッ
チした信号に基づく処理が、前記データ信号のセグメン
ト側駆動回路への送出が終了した後に実行されるように
調停する。

【００３０】この場合、信号出力回路からの信号が記憶
素子群に関わらない信号であり、かつ記憶素子群とセグ
メント側駆動回路とがアクセス中であるときに、前記信
号出力回路からの信号をタイミングをずらして実行す
る。このため、前述した場合と比べて信号伝送期間を効
率的に利用することができる。

【００３１】

【実施例】図１は、本発明の第１の実施例である表示装
置３１の構成を示すブロック図である。表示装置３１
は、表示パネル３２、ＶＲＡＭ３４を内蔵した表示コン
トローラ３３、ＣＰＵ（中央演算処理装置）３５、セグ
メントドライバＳ、およびコモンドライバＣを含んで構
成される。表示装置３１は、複数のアプリケーションを
起動する（開く）ことができ、起動したアプリケーショ
ン毎に予め定めるウィンドウを表示パネル３２の予め定
める大きさの表示画面に重ねて表示する、いわゆるウィ
ンドウ処理を行う。

【００３２】表示パネル３２は、少なくとも互いに平行
に、間隔をあけて配列される複数のセグメント電極と、
前記セグメント電極とは直交し、間隔をあけて配列され
る複数の走査電極とを有し、たとえば液晶表示パネルで
実現される。セグメント電極と走査電極との交差する部
分を絵素として、複数個の絵素の組み合わせによって表
示を行う。ａ本のセグメント電極に対してセグメントド
ライバＳが１つ設けられ、ｂ本の走査電極に対してコモ
ンドライバＣが１つ設けられる。

【００３３】表示コントローラ３３はＶＲＡＭ３４を含
んで構成され、当該表示コントローラ３３には、ＣＰＵ
３５から、各絵素に与えられるｎ（たとえば８）ビット
のデータ信号、信号送出のタイミングの基準となるクロ
ック信号、走査電極に順次与えられる選択信号、１走査
電極分のデータ信号の送出が終了する毎に送出される水
平同期信号、全走査電極分のデータ信号の送出が終了す
る毎に送出される垂直同期信号、ＶＲＡＭ３４へのデー
タ信号の書込を指示するＶＷ信号、ＣＰＵ３５へのデー
タ信号の書込を指示するＣＷ信号（ＶＲＡＭ３４からデ
ータ信号の読出を指示するＶＲ信号）、およびウィンド
ウ処理用のウィンドウ処理信号などが与えられる。表示
コントローラ３３は、ウィンドウ処理信号に基づいて、
データ信号に対してウィンドウ処理を行い、ＶＷ信号ま
たはＣＷ信号に基づいて、データ信号をＶＲＡＭ３４に
格納し、またはＣＰＵ３５あるいはセグメントドライバ
Ｓへ送出する。前記データ信号は、ｎ（ただし、ｎは１
以上の整数）本のセグメントデータバスに対してクロッ
ク信号の１周期の期間内に並列に送出され、当該並列信
号をｘ／ｎ（ただし、ｘはセグメント電極の総数であ
り、ｘがｎの整数倍でないときには、小数点以下を切り
上げる）回送出することによって、１走査電極分を構成
する。

【００３４】表示コントローラ３３に内蔵されるＶＲＡ
Ｍ３４は、表示パネル３２の複数の絵素にそれぞれ対応
した複数の格納領域を有し、ＶＲＡＭ３４に与えられた
データ信号は、表示パネル３２の絵素に対応した所定の
アドレスに格納される。

【００３５】ＶＲＡＭ３４に格納されたデータ信号は、
前記ＣＷ信号のタイミングで、読出され、セグメントド
ライバＳへはデータバスライン３６を介して与えられ
る。また表示コントローラ３３から制御信号ライン３７
を介して、水平同期信号がセグメントドライバＳに、垂
直同期信号がコモンドライバＣにそれぞれ与えられる。
さらに表示コントローラ３３からは、制御信号ライン３
７を介して、選択信号がコモンドライバＣに順番に与え
られる。

【００３６】図２は、表示パネル３２の表示画面を示す
平面図である。表示画面は、ｉ行×ｊ列で構成され、１
表示画面は、ｉ×（ｎ×ｊ）ビットのデータ信号で構成
される。ｎビットのデータ信号は、図示される表面画面
のたとえば領域Ｌ１−１を構成する。

【００３７】図３は、前記表示コントローラ３３の電気
的構成を示すブロック図である。表示コントローラ３３
は、ＣＰＵ３５と接続される入出力ポートＤＣ０〜ＤＣ
７，ＤＣＳ、およびセグメントドライバＳと接続される
出力ポートＤＳ０〜ＤＳ７を有し、ＶＲＡＭ３４、８ビ
ットのデータラッチ回路４１、８ビットのデータコント
ロール回路４２、バッファ４３〜４６、信号作成回路４
７、および調停回路４８を含んで構成される。

【００３８】ＶＲＡＭ３４に格納されたデータ信号は、
データコントロール回路４２およびデータラッチ回路４
１を介して出力ポートＤＳ０〜ＤＳ７に与えられ、セグ
メントドライバＳに与えられる。また、データコントロ
ール回路４２を介して入出力ポートＤＣ０〜ＤＣ７に与
えられ、ＣＰＵ３５に与えられる。また入出力ポートＤ
ＣＳを介して、前記ＣＰＵ３５からのＶＷ信号およびＣ
Ｗ信号が与えられる。

【００３９】データコントロール回路４２とデータラッ
チ回路４１との間、および入出力ポートＤＣ０〜ＤＣ７
とデータラッチ回路４１との間には、それぞれバッファ
４３，４４が設けられる。バッファ４３，４４には、当
該表示コントローラ３３の信号作成回路４７で作成され
た、ＶＲＡＭ３４がセグメントドライバＳとアクセスす
るときに「１」となり、アクセスしないときに「０」と
なる表示データ中信号Ａが与えられる。信号Ａが「１」
のときには、バッファ４３が「オン」となり、バッファ
４４が高インピーダンス状態（ＯＰＥＮ状態）となって
「オフ」となる。信号Ａが「０」のときには、バッファ
４３が高インピーダンス状態（ＯＰＥＮ状態）となって
「オフ」となり、バッファ４４が「オン」となる。した
がって、ＶＲＡＭ３４とセグメントドライバＳとのアク
セス、およびＶＲＡＭ３４とＣＰＵ３５とのアクセスは
排他的に行われる。

【００４０】また、データコントロール回路４２と入出
力ポートＤＣ０〜ＤＣ７との間には、バッファ４５，４
６が設けられる。バッファ４５には、ＣＷ信号が与えら
れ、バッファ４６にはＶＷ信号が与えられる。これによ
っていずれか一方のバッファ４５，４６が「オン」とな
り、ＣＰＵ３５とＶＲＡＭ３４との間の信号伝送方向
が、ＣＰＵ３５からＶＲＡＭ３４へ、またはＶＲＡＭ３
４からＣＰＵ３５へ切り替わる。

【００４１】ＶＲＡＭ３４は、前記表示パネル３２の複
数の絵素にそれぞれ対応した複数の格納領域から成る格
納部５１を有し、ＶＲＡＭ３４に与えられたデータ信号
を表示パネル３２の絵素に対応した所定のアドレスに格
納するための行および列デコーダ５２，５３を含む。

【００４２】このようにして構成される表示装置３１に
おける前記ウィンドウ処理は、表示パネル３２の予め定
める大きさの表示画面に、複数のウィンドウを重ねて表
示し、最上面にあるウィンドウのアプリケーションを実
行する。たとえば２枚のウィンドウＷ１，Ｗ２が、ウィ
ンドウＷ１が下、ウィンドウＷ２が上となって重なって
いるとすると、ウィンドウＷ２のアプリケーションが実
行され、ＶＲＡＭ３４にはウィンドウＷ２に表示される
データ信号が格納される。ここで、ＶＲＡＭ３４のアド
レスは表示パネル３２の表示画面全体に対応したもので
あり、ＶＲＡＭ３４に格納されたデータ信号をウィンド
ウＷ２に表示させるときには、アドレスの変換が必要と
なる。このとき、表示すべきデータの表示画面上の位置
が、ウィンドウＷ１とウィンドウＷ２とにわたる部分で
あった場合、ウィンドウＷ２内の部分にはＶＲＡＭ３４
に格納されたデータ信号を表示させ、ウィンドウＷ１内
の部分には前回ＶＲＡＭ３４に格納されたデータ信号を
表示させなければならない。ＣＰＵ３５と表示コントロ
ーラ３３との間では、このようなデータ信号の処理を行
うための制御信号の授受が行われる。

【００４３】図４および図５は、信号作成回路４７の構
成を示す回路図である。また、図６および図７は、信号
作成回路４７で作成される信号を示すタイミングチャー
トである。信号作成回路４７は、インバータ回路５５〜
５９，７６、ＮＯＲ回路６０〜６２、Ｄラッチ回路６３
〜６６、ＮＡＮＤ回路６７〜７２、フリップフロップ回
路７３，７４、ＡＮＤ回路７５，７７，７８、およびＯ
Ｒ回路７９を含んで構成される。

【００４４】図６（１）に示される前記ＣＰＵ３５から
のクロック信号は、インバータ回路５５を介してＮＯＲ
回路６０に、また直接ＮＯＲ回路６１に、それぞれ与え
られる。ＮＯＲ回路６０からの出力信号は、直列に配置
されたインバータ回路５８，５９を介してＮＯＲ回路６
１に与えられる。ＮＯＲ回路６１からの出力信号は、直
列に配置されたインバータ回路５６，５７を介してＮＯ
Ｒ回路６０に与えられる。またＮＯＲ回路６０からの出
力信号は、Ｄラッチ回路６３，６５のＣＫ端子に、ＮＯ
Ｒ回路６１からの出力信号は、Ｄラッチ回路６４，６６
のＣＫ端子に、それぞれ与えられる。

【００４５】図６（２）に示されるＤラッチ回路６３の
Ｘ端子からの出力信号Ｄ１は、Ｄラッチ回路６４のＩ端
子に入力され、またＮＡＮＤ回路６７，６８に与えられ
る。Ｄラッチ回路６３のＸＢ端子からの出力信号（Ｘ端
子からの出力信号の反転信号）は、ＮＡＮＤ回路７２に
与えられる。

【００４６】図６（３）に示されるＤラッチ回路６４の
Ｘ端子からの出力信号Ｄ２は、Ｄラッチ回路６５のＩ端
子に入力され、またＮＡＮＤ回路６８，６９に与えら
れ、さらにＮＯＲ回路６２に与えられる。Ｄラッチ回路
６４のＸＢ端子からの出力信号（Ｘ端子からの出力信号
の反転信号）は、ＮＡＮＤ回路６７，７２に与えられ
る。

【００４７】図６（４）に示されるＤラッチ回路６５の
Ｘ端子からの出力信号Ｄ３は、Ｄラッチ回路６６のＩ端
子に入力され、またＮＡＮＤ回路６９，７０に与えられ
る。Ｄラッチ回路６５のＸＢ端子からの出力信号（Ｘ端
子からの出力信号の反転信号）は、ＮＡＮＤ回路７１，
７２に与えられる。

【００４８】図６（５）に示されるＤラッチ回路６６の
Ｘ端子からの出力信号Ｄ５は、ＮＡＮＤ回路７０，７１
に与えられ、またＮＯＲ回路６２に与えられる。Ｄラッ
チ回路６６のＸＢ端子からの出力信号（Ｘ端子からの出
力信号の反転信号）は、ＮＡＮＤ回路７２に与えられ
る。

【００４９】ＮＯＲ回路６２からの出力信号は、Ｄラッ
チ回路６３のＩ端子に与えられる。これによって、ＮＡ
ＮＤ回路６７〜７２からそれぞれ出力される信号φ１〜
φ６は、図６（６）〜図６（１１）に示されるように、
タイミングが２分の１周期ずつずれた信号となる。

【００５０】続いて図５および図７を参照して、図７
（１）に示される前記信号φ１は、フリップフロップ回
路７３のＣＰ端子に与えられる。図７（２）に示される
フリップフロップ回路７３のＱ端子からの出力信号Ｄ５
は、フリップフロップ回路７４のＣＰ端子に与えられ、
またＡＮＤ回路７５，７８に、それぞれ与えられる。図
７（３）に示されるフリップフロップ回路７４のＱ端子
からの出力信号Ｄ６は、ＡＮＤ回路７５に与えられる。
図７（４）に示されるＡＮＤ回路７５からの出力信号Ｄ
７は、ＡＮＤ回路７７に与えられる。

【００５１】ＣＰＵ３５からの画像切替信号、すなわち
図７（５）に示されるように、ＶＲＡＭ３４およびセグ
メントドライバＳ間のアクセス期間Ｔ１と、ＶＲＡＭ３
４およびＣＰＵ３５間のアクセス期間Ｔ２との比率が１
対３であるときに、「０」となり、図７（６）に示され
るように、前記比率が１対１であるときに、「１」とな
る信号は、インバータ回路７６を介し、図７（７）に示
される信号Ｄ８となってＡＮＤ回路７７に、与えられ
る。また画像切替信号は、直接ＡＮＤ回路７８に与えら
れる。ＡＮＤ回路７７，７８からの出力信号はＯＲ回路
７９に与えられ、このＯＲ回路７９からの出力信号が表
示中データ信号Ａとなる。

【００５２】一般に、表示装置ではちらつきなどが生じ
ないように１垂直同期期間の長さが決まっており、この
期間内に１走査電極分のデータ信号をセグメント電極に
与えて表示が行われる。表示画面が大きくなり、セグメ
ント電極の本数が増える、または表示が高精細になる
と、伝送する信号の量が多くなる。

【００５３】たとえば図７（５）に示されるように、期
間の比率を１対３として信号を伝送していたのに対し、
信号量が２倍になるとすると、図７（６）に示されるよ
うに期間の比率を１対１として信号を伝送する。これに
よって、１サイクル内に２倍の量の信号が伝送できる。
また、他の方法として、図７（８）および図７（９）に
示されるように、高品位な表示が得られる範囲で信号φ
１の周期を速くした信号φ１１（たとえば２倍）によっ
ても、２倍の量の信号が伝送できる。またさらに他の方
法として、期間の比率を変えずにデータ信号のビット数
を２倍（１６ビット）にすることによっても、２倍の量
の信号が伝送できる。

【００５４】図８は、前記調停回路４８の電気的構成を
示すブロック図である。調停回路４８は、Ｆ（ファー
ム）−ＲＯＭ８１、ラッチ回路８２，８３，８５、デコ
ード回路８４、およびＡＮＤ回路８６，８７を含んで構
成される。

【００５５】ＣＰＵ３５からの信号は、ＡＮＤ回路８７
からの出力信号のタイミングでラッチ回路８２にラッチ
される。Ｆ−ＲＯＭ８１は、ラッチ回路８２にラッチさ
れた信号をラッチ回路８３，８５に与える。ＣＰＵ３５
からの１回目の信号は、ラッチ回路８３に与えられ、前
記信号作成回路４７で作成された信号φ１のタイミング
で、ラッチ回路８３にラッチされる。２回目以降の信号
は、ＡＮＤ回路８６からの出力信号のタイミングでラッ
チ回路８５にラッチされた後、前記１回目の信号と同様
に、信号φ１のタイミングでラッチ回路８３にラッチさ
れる。ラッチ回路８３にラッチされた信号はデコード回
路８４でデコードされて各種命令信号Ｅ１〜Ｅ３、たと
えば前記ウィンドウ処理のための信号や、ＶＷ信号およ
びＣＷ信号として出力される。

【００５６】ＡＮＤ回路８６には、前記信号作成回路４
７で作成された信号φ６と、表示中データ信号Ａの反転
信号とが与えられる。また、ＡＮＤ回路８７には、Ｆ−
ＲＯＭ８１からの終了信号と、ＣＰＵ３５からのＣＷ信
号とが与えられる。前記終了信号は、Ｆ−ＲＯＭ８１が
ＣＰＵ３５からの信号を取り込み可能のときに、「１」
となり、内部動作中で、取り込み不可のときに、「０」
となるＦ−ＲＯＭ８１から出力される信号である。

【００５７】第１の実施例によれば、ＶＲＡＭ３４が表
示コントローラ３３に内蔵される。すなわち、セグメン
トドライバＳは、たとえば液晶駆動用の高耐圧に構成さ
れる回路を有する最小限の大きさで実現され、高耐圧に
構成する必要のないロジック系のＶＲＡＭ３４は、同じ
く高耐圧に構成する必要のないロジック系の回路で実現
される表示コントローラ３３に内蔵される。したがっ
て、セグメントドライバＳを高耐圧な製造プロセスを用
いて作成し、表示コントローラ３３を微細な製造プロセ
スを用いて作成することができ、セグメントドライバＳ
が小型化し、比較的高価なＴＣＰに実装しても、セグメ
ントドライバＳが小型であることから、製造コストが低
減する。また、ＶＲＡＭ３４を内蔵した表示コントロー
ラ３３は、セグメントドライバＳにＶＲＡＭを内蔵した
場合と比べると、小型に構成することができる。

【００５８】従来技術において表示コントローラは量産
性を考慮して、たとえばセルベースＩＣと称される安価
なＩＣチップで実現される。当該ＩＣチップが安価であ
る理由は、ＩＣチップの微細化などを特別に行っていな
いためであり、たとえば配線幅は１．２μｍである。こ
の配線幅１．２μｍは、汎用のＶＲＡＭの配線幅と比べ
て大きい。たとえば汎用のＶＲＡＭの配線幅は、０．６
５μである。このように配線幅が大きい表示コントロー
ラにＶＲＡＭを内蔵しようとした場合、製造の容易さな
どを考慮して表示状態の制御に係る部分と、ＶＲＡＭと
しての機能に係る部分とは同じ配線幅で作成される。す
なわち、１．２μｍで実現される。したがって、ＩＣチ
ップの大きさが大きくなり、たとえば量産でき得る最大
の大きさである１０ｍｍ角をはるかに越える大きさとな
り、装置が大型化する。たとえば汎用のＶＲＡＭの大き
さと比較して、ＶＲＡＭを内蔵した表示コントローラの
ＶＲＡＭは、約２倍の大きさとなる。また、大きなＩＣ
チップは、製造コストの増加をもたらす。このような理
由から、従来技術では、たとえば汎用のＶＲＡＭを２つ
用いる構成が採用されており、この方が安価に装置を実
現できる。

【００５９】一方、表示装置としては、前述したような
ウィンドウ機能の充実などにより、表示データ量が増
し、ＶＲＡＭへの、あるいはＶＲＡＭからのデータ信号
の転送速度が高速となってきている。これによって、Ｖ
ＲＡＭ自身も多量の表示データに対応できるよう改良さ
れて高価なものになっている。また、表示コントローラ
を実現するＩＣチップとして、たとえば配線幅が０．８
μｍで安価なものが量産可能となってきている。したが
って、このような加工技術を用いてＶＲＡＭを内蔵した
表示コントローラを作成すると、上述した場合と比較し
て、小型でかつ安価な装置が実現できる。また、ＶＲＡ
Ｍを内蔵した場合、上述した汎用のＶＲＡＭを２つ用い
た構成と比較して、２つのＶＲＡＭ間に必要なバッファ
が不要となり、高速アクセスおよび消費電力の低減が実
現できる。

【００６０】図９は、ＶＲＡＭを内蔵した場合におい
て、素子の小型化を図るために採用される手法を説明す
るための図である。図９（１）は、汎用のＶＲＡＭの格
納領域を示す図であり、図９（２）は表示コントローラ
に内蔵したＶＲＡＭの格納領域を示す図である。

【００６１】汎用のＶＲＡＭは、基本となるビット数
（たとえば８ビット）×アドレス本数（個）の格納領域
１０１，１０２を有する。たとえば６４０×４８０ドッ
トの表示画面では、図９（１）紙面上の左右方向におい
て、６４０／８ビット＝８０のアドレスが必要であり、
少なくとも２⁷ ＝１２８のアドレスが、また図９（１）
紙面上の上下方向においては、４８０のアドレスが必要
であり、少なくとも２⁹＝５１２のアドレスが必要とな
る。すなわち、全体としては１２８×５１２＝６５５３
６ビットのアドレスが設定される。しかしながら、実際
に使用するアドレス、すなわち領域１０１は、８０×４
８０＝３８４００ビットであり、領域１０２が未使用領
域となる。この未使用領域１０２を除去すると、素子の
小型化を図ることができる。このためには、アドレス変
換が必要となる。

【００６２】すなわち、図９（１）に示される未使用領
域のアドレスＡ８１〜Ａ１２８に、図９（２）で示され
るようにアドレスＡ１２９以降のデータ信号が順次格納
されるように、アドレス変換を行う。これによって、図
９（２）紙面上の上下方向において、２⁸ ＝２５６のア
ドレスを設定することによって、６４０×４８０ドット
分のデータ信号を格納することができ、素子を小型化す
ることができる。

【００６３】図１０は、前記アドレス変換のための回路
構成を示す図である。当該回路は、２４０×１６０ドッ
トの表示画面に対応するものであるけれども、前述した
６４０×４８０ドットの場合においても、ほぼ同様の構
成で実現される。アドレス変換回路は、インバータ１０
５〜１１２、加算器１１３〜１２４、およびＯＲ回路１
２５〜１２７を含んで構成される。たとえば図９（１）
の紙面上の左右方向のアドレスを指定するアドレス信号
をＡＸ０〜ＡＸ４とし、上下方向のアドレスを指定する
アドレス信号をＡＹ０〜ＡＹ７とする。また、変換後の
アドレス信号をＶＡＤ０〜ＶＡＤ１２とする。

【００６４】アドレス信号ＡＸ０はそのままアドレス信
号ＶＡＤ０となる。アドレス信号ＡＹ０はインバータ１
０５を介して加算器１１３の端子Ａに入力される。アド
レス信号ＡＸ１は加算器１１３の端子Ｂに入力される。
加算器１１３の端子Ｃ１には信号ＶＤＤ、すなわち
「１」が常に与えられる。また、端子Ｓからの出力信号
がアドレス信号ＶＡＤ１となり、端子Ｃ０からの出力信
号が加算器１１４の端子Ｃ１に与えられる。

【００６５】たとえばアドレス信号ＡＸ１が「０」のと
きには、端子Ｓからの出力信号は「１」となり、端子Ｃ
０からの出力信号「０」となる。アドレス信号ＡＸ１が
「１」のときには、端子Ｓからの出力信号は「０」とな
り、端子Ｃ０からの出力信号は「１」となる。すなわち
端子Ｃ０からの出力信号は、端子Ｂ，Ｃ１に与えられる
信号の加算によって桁上がりがあるときに「１」とな
り、桁上がりがないときに「０」となる。

【００６６】アドレス信号ＡＸ２〜ＡＸ４，ＡＹ０〜Ａ
Ｙ３についても同様にして順番に処理されてアドレス信
号ＶＡＤ２〜ＶＡＤ８が作成される。ここで加算器１１
４〜１２０の端子Ａには、アドレス信号ＡＹ１〜ＡＹ７
がインバータ１０６，１１２を介してそれぞれ与えられ
る。

【００６７】続いて、加算器１２０の端子Ｃ０からの出
力信号は、加算器１２１の端子Ｃ１に与えられるととも
に、ＯＲ回路１２５〜１２７にもそれぞえ与えられる。
アドレス信号ＡＹ４は加算器１２１の端子Ｂに与えられ
るとともに、ＯＲ回路１２５〜１２７にもそれぞれ与え
られる。アドレス信号ＡＹ５は加算器１２２の端子Ｂに
与えられるとともに、ＯＲ回路１２６，１２７にもそれ
ぞれ与えられる。アドレス信号ＡＹ６は、加算器１２３
の端子Ｂに与えられるとともに、ＯＲ回路１２７にも与
えられる。アドレス信号ＡＹ７は、加算器１２４の端子
Ｂに与えられる。ＯＲ回路１２５〜１２７からの出力信
号が、加算器１２２〜１２４の端子Ｃ１にそれぞれ与え
られる。加算器１２１〜１２４で、前述したのと同様に
処理されて、アドレス信号ＶＡＤ９〜ＶＡＤ１２が作成
される。

【００６８】図１１は、本発明の第２実施例である表示
装置の表示コントローラ３３ａの電気的構成を示すブロ
ック図である。表示コントローラ３３ａは、前記表示コ
ントローラ３３とほぼ同様にして構成されるけれども、
第１実施例ではシングルポートのＶＲＡＭ３４を使用し
たのに対し、第２実施例ではシングルポートのＶＲＡＭ
を改良して使用される。ＣＰＵ３５とＶＲＡＭ３４ａと
の信号伝送経路と、セグメントドライバＳとＶＲＡＭ３
４ａとの信号伝送経路とが異なり、ＶＲＡＭ３４ａに
は、２４０ビットのラッチ回路８８と８ビットのラッチ
コントロール回路８９とがこの順番に直列に接続され、
ラッチコントロール回路８９は、８ビットのデータラッ
チ回路４１に接続され、さらに出力ポートＤＳ０〜ＤＳ
７に接続される。また前記バッファ４３，４４は設けら
れない。

【００６９】ＶＲＡＭ３４に格納された１走査電極分の
データ信号は、同時に２４０ビットのデータラッチ回路
８８にラッチされ、ラッチコントロール回路８９によっ
てデータラッチ回路８８から８ビットずつデータラッチ
回路４１に与えられる。

【００７０】ＶＲＡＭ３４ａと入出力ポートＤＣ０〜Ｄ
Ｃ７との間には、バッファ４５，４６が設けられる。バ
ッファ４５には、ＣＷ信号が与えられ、バッファ４６に
はＶＷ信号が与えられる。これによっていずれか一方の
バッファ４５，４６が「オン」となり、ＣＰＵ３５とＶ
ＲＡＭ３４ａとの間の信号伝送方向が、ＣＰＵ３５から
ＶＲＡＭ３４ａへ、またはＶＲＡＭ３４ａからＣＰＵ３
５へ切り替わる。

【００７１】ＶＲＡＭ３４ａは、前記表示パネル３２の
複数の絵素にそれぞれ対応した複数の格納領域から成る
格納部５１を有し、ＶＲＡＭ３４ａに与えられたデータ
信号を表示パネル３２の絵素に対応した所定のアドレス
に格納するための行および列デコーダ５２，５３を含
む。また、行デコーダ５２によって、格納部５１に格納
されたデータ信号が、１走査電極分ずつ送出される。

【００７２】図１２は、前記２４０ビットのラッチ回路
８８を示す図である。図１２（１）は全体を示す図であ
り、図１２（２）は１つのラッチ回路８８ａを示す図で
ある。ラッチ回路８８は、ラッチ回路８８ａが２４０個
集まって構成される。ラッチ回路８８ａの端子Ｄには格
納部５１に格納されたデータ信号が与えられる。端子Ｑ
からの出力信号は、８ビットのラッチコントロール回路
８９に与えられる。端子φには、信号ＤＬＣＫが与えら
れる。当該信号ＤＬＣＫに基づいて、データ信号が取り
込まれ、また送出される。すなわち、信号ＤＬＣＫが
「Ｈ」レベルとなると、端子Ｄに与えられるデータ信号
が取り込まれる。信号ＤＬＣＫが「Ｌ」レベルとなる
と、取り込まれたデータ信号が端子Ｑから送出される。

【００７３】図１３は、第１の実施例の表示装置３１と
第２の実施例の表示装置との、ＶＲＡＭ３４，３４ａお
よびセグメントドライバＳ間のアクセス期間Ｔ１，ｔ１
と、ＶＲＡＭ３４，３４ａおよびＣＰＵ３５間のアクセ
ス期間Ｔ２，ｔ２との比を示すタイミングチャートであ
る。図１３（１）は、第１の実施例の表示装置３１のＶ
ＲＡＭ３４からデータラッチ回路４１への信号伝送にお
ける期間Ｔ１，Ｔ２を示し、図１３（２）は、第２の実
施例の表示装置のＶＲＡＭ３４ａからラッチ回路８８へ
の信号伝送における期間Ｔ１，Ｔ２を示し、図１３
（３）は、ラッチ回路８８からラッチコントロール回路
８９への信号伝送における期間ｔ１，ｔ２を示してい
る。また、図１３（１）〜図１３（３）は１水平同期期
間ＨＯを示している。図１３（４）は、図１３（２）を
１垂直同期期間ＶＥ（たとえば２８．６ｍｓ）で示して
いる。図１３（５）は、ラッチ回路８８のラッチのタイ
ミングを示している。すなわち、前記信号ＤＬＣＫの波
形を示している。

【００７４】第１の実施例では、ＶＲＡＭ３４に格納さ
れたデータ信号は、８ビットずつ出力されてデータラッ
チ回路４１にラッチされるのに対し、第２の実施例で
は、２４０ビット、すなわち１走査電極分ずつ出力され
る。ＶＲＡＭ３４ａから出力された２４０ビットのデー
タ信号は、ラッチ回路８８およびラッチコントロール回
路８９によって８ビットずつ出力され、データラッチ回
路４１にラッチされる。すなわち図１３（１）と図１３
（２）とを比較して、期間ＨＯ内において、第２実施例
の方が第１実施例よりも期間Ｔ１が短く、期間Ｔ２が長
くなる。

【００７５】したがって、表示画面が大きくなり、セグ
メント電極の本数が増える、または表示が高精細になっ
て、伝送すべき信号量が多くなっても、ちらつきなどが
生じない１垂直同期期間内に１走査電極分のデータ信号
をセグメント電極に与えて表示を行うとともに、ＶＲＡ
Ｍ３４ａとＣＰＵ３５との間の信号授受の期間Ｔ２を長
くすることができる。したがって、描画速度が速くて優
れた表示品位が得られる。

【００７６】図１４は、表示コントローラ１３１ａ，１
３１ｂと、ＶＲＡＭ１３２ａ，１３２ｂとの関係を示す
図である。図１４（１）は、ＶＲＡＭがデュアルポート
の場合を示し、図１４（２）はシングルポートの場合を
示す。デュアルポートのＶＲＡＭ１３２ａは、データバ
ス用の入出力ポートを２つ有し、アドレス用の入出力ポ
ートを２つ有する。したがって、ＣＰＵデータ信号はＣ
ＰＵデータバス１３３を介して表示コントローラ１３１
ａおよびＶＲＡＭ１３２ａ間を伝送され、ＶＲＡＭデー
タ信号は、ＶＲＡＭデータバス１３５を介して伝送され
る。また、ＣＰＵアドレス信号は、ＣＰＵアドレスバス
１３４を介して表示コントローラ１３１ａおよびＶＲＡ
Ｍ１３２ａ間を伝送され、ＶＲＡＭアドレス信号は、Ｖ
ＲＡＭアドレスバス１３６を介して伝送される。

【００７７】一方、シングルポートのＶＲＡＭ１３２ｂ
は、データバス用の入出力ポートを１つ有し、アドレス
用の入出力ポートを１つ有する。ＣＰＵデータ信号およ
びＶＲＡＭデータ信号は、データバス１３８を介して、
表示コントローラ１３１ｂおよびＶＲＡＭ１３２ｂ間を
伝送される。このとき各データ信号は、表示コントロー
ラ１３１ｂに設けられたゲート回路１３７が当該表示コ
ントローラ１３１ｂに与えられるゲートの切換信号に基
づいて切換えられて、いずれか一方の信号が選択的に伝
送される。また、ＣＰＵアドレス信号およびＶＲＡＭア
ドレス信号は、アドレスバス１４０を介して表示コント
ローラ１３１ｂおよびＶＲＡＭ１３２ｂ間を伝送され
る。このとき、各アドレス信号は、表示コントローラ１
３１ｂに設けられたゲート回路１３９が前記切換信号に
基づいて切換えられて、いずれか一方の信号が選択的に
伝送される。

【００７８】汎用のＶＲＡＭは、シングルポートであ
り、上述したように信号は排他的に伝送される。このよ
うな信号処理をデュアルポートのＶＲＡＭで実現した場
合、ゲート回路が不要となるけれども、現状ではデュア
ルポートのＶＲＡＭが高価であることから、製造コスト
が増加する。また、デュアルポートのＶＲＡＭを用いる
場合、２ポート分のアドレスが必要となり、表示コント
ローラにアドレス信号用のＰＩＮを設けなければならな
い。第２の実施例の構成は、シングルポートのＶＲＡＭ
を用いながら、ラッチ回路８８で１走査電極分のデータ
信号をラッチすることによって、ＣＰＵとのアクセスの
ための待ち時間を著しく低減させることができる。この
ため、製造コストが安価となる。

【００７９】図１５は、本発明の第３の実施例である表
示装置の調停回路４８ａの電気的構成を示すブロック図
である。調停回路４８ａは第１の実施例の表示装置３１
の調停回路４８とほぼ同様にして構成されるけれども、
判定回路９０およびＡＮＤ回路９１を含んで構成される
ことを特徴とする。

【００８０】ＣＰＵ３５からの信号は、ＡＮＤ回路８７
からの出力信号のタイミングでラッチ回路８２にラッチ
される。Ｆ−ＲＯＭ８１は、ラッチ回路８２にラッチさ
れた信号をラッチ回路８３，８５に与える。ＣＰＵ３５
からの１回目の信号は、ラッチ回路８３に与えられ、前
記信号作成回路４７で作成された信号φ１のタイミング
で、ラッチ回路８３にラッチされる。２回目以降の信号
は、ＡＮＤ回路８６からの出力信号のタイミングでラッ
チ回路８５にラッチされた後、前記１回目の信号と同様
に、信号φ１のタイミングでラッチ回路８３にラッチさ
れる。ラッチ回路８３にラッチされた信号はデコード回
路８４でデコードされて各種命令信号Ｅ１〜Ｅ３、たと
えば前記ウィンドウ処理のための信号や、ＶＷ信号およ
びＣＷ信号として出力される。

【００８１】またＦ−ＲＯＭ８１からの信号はラッチ回
路８３でラッチされる前に判定回路９０で、ＶＲＡＭ３
４，３４ａに関わる信号か、またはそれ以外の信号かが
判定される。ＶＲＡＭ３４，３４ａに関わる信号のとき
には、「１」が、それ以外の信号のときには、「０」が
出力される。判定回路９０からの出力信号Ｄ１１はＡＮ
Ｄ回路９１に与えられる。また、ＡＮＤ回路９１には、
前記表示中データ信号Ａが与えられる。ＡＮＤ回路９１
からの出力信号の反転信号が、ＡＮＤ回路８６に与えら
れる。また、ＡＮＤ回路８６には、前記信号作成回路４
７で作成された信号φ６が与えられる。また、ＡＮＤ回
路８７には、Ｆ−ＲＯＭ８１からの終了信号と、ＣＰＵ
３５からのＣＷ信号とが与えられる。

【００８２】図１６は、前記調停回路４８ａの動作を示
すタイミングチャートである。図１６（１）は、クロッ
ク信号を示し、図１６（２）は、Ｆ−ＲＯＭ８１から送
出される信号Ｄ９を示し、図１６（３）は、実行中の信
号Ｄ１０を示し、図１６（４）は、前記信号作成回路４
７で作成される表示中データ信号Ａを示し、図１６
（５）は、判定回路９０の出力信号Ｄ１１を示し、図１
６（６）は、ＡＮＤ回路９１の出力信号Ｄ１２を示し、
図１６（７）は、ＡＮＤ回路８６の出力信号Ｄ１３を示
し、図１６（８）は、図３に示される第１の実施例の調
停回路４８に代わって調停回路４８ａを用いた場合の、
ＶＲＡＭ３４への信号の伝送状態を示し、図１６（９）
は、図１１に示される第２の実施例の調停回路４８に代
わって調停回路４８ａを用いた場合の、前記信号作成回
路４７で作成される表示中データ信号Ａを示し、図１６
（１０）は、第１および第２の実施例のＡＮＤ回路８６
の出力信号Ｄ１３を示す。

【００８３】図１６（２）に示される信号Ｄ９（命令Ｅ
２−１）は、図１６（４）に示される表示中データ信号
Ａから、ＶＲＡＭ３４がセグメントドライバＳとアクセ
ス中であるけれども、信号Ｄ９がＶＲＡＭ３４に関わる
信号ではないので、図１６（３）に示されるＤ１０信号
（命令Ｅ２−１）のタイミングで実行される。

【００８４】図１６（２）に示される信号Ｄ９（ＶＲＡ
Ｍ命令１）は、図１６（４）に示される表示中データ信
号Ａから、ＶＲＡＭ３４がセグメントドライバＳとアク
セス中ではなく、ＶＲＡＭ３４とのアクセスが可能なの
で、図１６（３）に示される信号Ｄ１０（ＶＲＡＭ命令
１）のタイミングで実行される。

【００８５】図１６（２）に示される信号Ｄ９（命令Ｅ
２−２）は、図１６（４）に示される表示中データ信号
Ａから、ＶＲＡＭ３４がセグメントドライバＳとアクセ
ス中でなく、図１６（３）に示される信号Ｄ１０（命令
Ｅ２−２）のタイミングで実行される。

【００８６】図１６（２）に示される信号Ｄ９（ＶＲＡ
Ｍ命令２）は、図１６（４）に示される表示中データ信
号Ａから、ＶＲＡＭ３４がセグメントドライバＳとアク
セス中であることから、信号の衝突が発生する。この場
合、図１６（６）に示されるＡＮＤ回路９１からの出力
信号Ｄ１２によって、図１６（７）のラッチ回路８５に
データ信号をラッチするための信号Ｄ１３は出力されな
い。これによって、命令Ｅ２−２はもう１サイクル分実
行される。ここで、命令Ｅ２−２は既に実行済みである
ので処理は行われない。この間に、ＶＲＡＭ３４からセ
グメントドライバＳにデータ信号が与えられる。図１６
（２）に示される信号Ｄ９（ＶＲＡＭ命令２）は、図１
６（７）に示される次の信号Ｄ１３のタイミングでラッ
チされて実行される。

【００８７】上述した説明は、第１の実施例と組み合わ
せて実施した場合であり、第２の実施例と組み合わせて
実施する場合には、図１６（４）に示される表示データ
中信号Ａが、図１６（９）に示されるようになる。

【００８８】第１および第２の実施例では、ラッチ回路
８５にデータ信号をラッチするための信号Ｄ１３が、図
１６（１０）に示されるようになり、この場合、ＣＰＵ
３５からの信号の種類に関わらず、ＶＲＡＭ３４がセグ
メントドライバＳとアクセス中であるときに、ＣＰＵ３
５からの信号をタイミングをずらして実行している。す
なわち、ＣＰＵ３５からの信号が命令２−１などのＶＲ
ＡＭ３４に関わらない信号（ＶＲＡＭ３４がセグメント
ドライバＳとアクセス中であっても、実行可能な信号）
であっても、タイミングをずらすので、伝送期間の利用
効率が低い。

【００８９】第３の実施例では、ＣＰＵ３５からの信号
がＶＲＡＭ３４に関わる信号であり、かつＶＲＡＭ３４
がセグメントドライバＳとアクセス中であるときにの
み、信号をタイミングをずらして実行する。したがっ
て、伝送期間をより効率的に利用することができる。

【００９０】また、前記調整回路４８，４８ａでは、Ｃ
ＰＵ３５からの命令を実行するとともに、次の命令の解
読を行うので、命令の実行がスムーズに行える。

【００９１】

【発明の効果】以上のように本発明によれば、セグメン
ト側駆動回路は、たとえば液晶駆動用の高耐圧に構成さ
れる回路を有する最小限の大きさで実現され、高耐圧に
構成する必要のないロジック系の記憶素子群は、同じく
高耐圧に構成する必要のないロジック系の回路で実現さ
れる表示制御回路に内蔵される。したがって、セグメン
ト側駆動回路を高耐圧な製造プロセスを用いて作成し、
表示制御回路を微細な製造プロセスを用いて作成するこ
とができ、セグメント側駆動回路が小型化し、比較的高
価なＴＣＰに実装しても、セグメント側駆動回路が小型
であることから、製造コストが低減する。また、記憶素
子群を内蔵した表示制御回路は、セグメント側駆動回路
に記憶素子群を内蔵した場合と比べると、小型に構成す
ることができる。

【００９２】また本発明によれば、記憶素子群に格納さ
れたデータ信号は、当該記憶素子群から１走査電極分ず
つセグメント側駆動回路に向けて出力される。記憶素子
群から出力された１走査電極分のデータ信号は、第１ラ
ッチ回路および第２ラッチ回路によってｎずつセグメン
ト側駆動回路に与えられる。

【００９３】したがって、表示画面が大きくなり、セグ
メント電極の本数が増える（たとえばウィンドウの数が
増える）、または表示が高精細になって、伝送すべき信
号量が多くなっても、ちらつきなどが生じない１垂直同
期期間内に１走査電極分のデータ信号をセグメント電極
に与えて表示を行うとともに、記憶素子群と信号出力回
路との間の信号伝送期間を長くして、速い描画速度およ
び優れた表示品位が得られる。

【００９４】また本発明によれば、信号は、表示制御回
路でラッチされて実行のタイミングが調停される。ここ
で、調停回路は少なくとも記憶素子群に格納されたデー
タ信号がセグメント側駆動回路に与えられているときに
ラッチした信号に基づく処理を、前記データ信号のセグ
メント側駆動回路への送出が終了した後に実行する。ま
た、前記調停回路は、記憶素子群に格納されたデータ信
号がセグメント側駆動回路に与えられ、かつラッチした
信号出力回路からの信号が書込信号または読出信号であ
るときに、当該ラッチした信号に基づく処理を、前記デ
ータ信号のセグメント側駆動回路への送出が終了した後
に実行する。

【００９５】したがって、信号出力回路からの信号が記
憶素子群に関わらない信号であり、かつ記憶素子群がセ
グメント側駆動回路とアクセス中であるときに、前記信
号出力回路からの信号をタイミングをずらして実行し、
前述した場合と比べて効率的に信号伝送期間を利用する
ことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例である表示装置３１の構
成を示すブロック図である。

【図２】表示パネル３２の表示画面を示す平面図であ
る。

【図３】表示コントローラ３３の電気的構成を示すブロ
ック図である。

【図４】信号作成回路４７の構成を示す回路図である。

【図５】信号作成回路４７の構成を示す回路図である。

【図６】信号作成回路４７で作成される信号を示すタイ
ミングチャートである。

【図７】信号作成回路４７で作成される信号を示すタイ
ミングチャートである。

【図８】調停回路４８の電気的構成を示すブロック図で
ある。

【図９】ＶＲＡＭの格納領域を示す図である。

【図１０】アドレス変換のための回路を示す図である。

【図１１】本発明の第２実施例である表示装置の表示コ
ントローラ３３ａの電気的構成を示すブロック図であ
る。

【図１２】ラッチ回路８８を示す回路図である。

【図１３】第１の実施例の表示装置３１と第２の実施例
の表示装置との、ＶＲＡＭ３４，３４ａおよびセグメン
トドライバＳ間のアクセス期間Ｔ１，ｔ１と、ＶＲＡＭ
３４，３４ａおよびＣＰＵ３５間のアクセス期間Ｔ２，
ｔ２とを示すタイミングチャートである。

【図１４】表示コントローラ１３１ａ，１３１ｂとＶＲ
ＡＭ１３２ａ，１３２ｂとの関係を示す図である。

【図１５】本発明の第３の実施例である表示装置の調停
回路４８ａの電気的構成を示すブロック図である。

【図１６】調停回路４８ａの動作を示すタイミングチャ
ートである。

【図１７】第１の従来例である表示装置１の電気的構成
を示すブロック図である。

【図１８】表示コントローラ３の電気的構成を示すブロ
ック図である。

【図１９】セグメントドライバＳの電気的構成を示すブ
ロック図である。

【図２０】第２の従来例である表示装置１ａの構成を示
すブロック図である。

【図２１】ＶＲＡＭ４を内蔵したセグメントドライバＳ
の電気的構成を示すブロック図である。

【符号の説明】

３１表示装置３２表示パネル３３表示コントローラ３４ＶＲＡＭ３５ＣＰＵ４１データラッチ回路４２データコントロール回路４３〜４６バッファ回路４７信号作成回路４８調停回路５１格納部５２行デコーダ５３列デコーダ５５〜５９，７６インバータ回路６０〜６２ＮＯＲ回路６３〜６６Ｄラッチ回路６７〜７２ＮＡＮＤ回路７３，７４フリップフロップ回路７５，７７，７８，８６，８７，９１ＡＮＤ回路７９ＯＲ回路８１Ｆ−ＲＯＭ８２，８３，８５，８８ラッチ回路８４デコード回路８９ラッチコントロール回路９０判定回路ＣコモンドライバＳセグメントドライバ

Claims

【特許請求の範囲】

【請求項１】互いに平行に配設される複数のセグメン
ト電極と、互いに平行に配設される複数の走査電極とが
直交するようにして配置され、電極の交差部分を絵素と
し、順次的に選択された走査電極上の絵素に、セグメン
ト電極から表示状態を決定するデータ信号を与えて表示
を行う表示装置において、セグメント電極と走査電極とを有する表示パネルと、信号の送出のタイミングの基準となるクロック信号、デ
ータ信号、データ信号の書込を指示する書込信号、およ
びデータ信号の読出を指示する読出信号を送出する信号
出力回路と、１走査電極分のデータ信号を保持してセグメント電極に
与えるセグメント側駆動回路と、走査電極を順次的に選択するコモン側駆動回路と、前記絵素に１対１で対応する記憶素子から成る記憶素子
群を有し、信号出力回路からの書込信号に基づいて、デ
ータ信号を所定の記憶素子に格納し、信号出力回路から
の読出信号に基づいて、所定の記憶素子に格納されたデ
ータ信号を読出し、読出したデータ信号を、セグメント
側駆動回路または信号出力回路に与える表示制御回路と
を含んで構成されることを特徴とする表示装置。
【請求項２】互いに平行に配設される複数のセグメン
ト電極と、互いに平行に配設される複数の走査電極とが
直交するようにして配置され、電極の交差部分を絵素と
し、順次的に選択された走査電極上の絵素に、セグメン
ト電極から表示状態を決定するデータ信号を与えて表示
を行う表示装置において、セグメント電極と走査電極とを有する表示パネルと、信号の送出のタイミングの基準となるクロック信号、ｎ
（ただし、ｎは１以上の整数）本のセグメントデータバ
スに対してクロック信号の１周期の期間内に並列に送出
され、当該並列信号をｘ／ｎ（ただし、ｘはセグメント
電極の総数であり、ｘがｎの整数倍でないときには、小
数点以下を切り上げる）回送出することによって、１走
査電極分を構成するデータ信号、データ信号の書込を指
示する書込信号、およびデータ信号の読出を指示する読
出信号を送出する信号出力回路と、１走査電極分のデータ信号を保持してセグメント電極に
与えるセグメント側駆動回路と、走査電極を順次的に選択するコモン側駆動回路と、前記絵素に１対１で対応する記憶素子から成る記憶素子
群を有し、信号出力回路からの書込信号に基づいて、デ
ータ信号を所定の記憶素子に格納し、信号出力回路から
の読出信号に基づいて、所定の記憶素子に格納されたデ
ータ信号を読出し、読出したデータ信号を、セグメント
側駆動回路または信号出力回路に与える表示制御回路と
を含み、前記表示制御回路は、記憶素子群とセグメント側駆動回
路との間に設けられ、記憶素子群に格納された１走査電
極分のデータ信号をラッチする第１ラッチ回路と、当該
第１ラッチ回路とセグメント側駆動回路との間に設けら
れ、第１ラッチ回路にラッチされたデータ信号をｎずつ
ラッチする第２ラッチ回路とを含むことを特徴とする表
示装置。
【請求項３】互いに平行に配設される複数のセグメン
ト電極と、互いに平行に配設される複数の走査電極とが
直交するようにして配置され、電極の交差部分を絵素と
し、順次的に選択された走査電極上の絵素に、セグメン
ト電極から表示状態を決定するデータ信号を与えて表示
を行う表示装置において、セグメント電極と走査電極とを有する表示パネルと、データ信号、信号の送出のタイミングの基準となるクロ
ック信号、データ信号の書込を指示する書込信号、およ
びデータ信号の読出を指示する読出信号を送出する信号
出力回路と、１走査電極分のデータ信号を保持してセグメント電極に
与えるセグメント側駆動回路と、走査電極を順次的に選択するコモン側駆動回路と、前記絵素に１対１で対応する記憶素子から成る記憶素子
群と、信号出力回路からの信号をラッチし、ラッチした信号に
基づく処理の実行のタイミングを調停する調停回路を有
し、調停された信号出力回路からの書込信号に基づい
て、データ信号を所定の記憶素子に格納し、調停された
信号出力回路からの読出信号に基づいて、所定の記憶素
子に格納されたデータ信号を読出し、読出したデータ信
号を、セグメント側駆動回路または信号出力回路に与え
る表示制御回路とを含み、前記調停回路は、少なくとも前記記憶素子群に格納され
たデータ信号がセグメント側駆動回路に与えられている
ときにラッチした信号に基づく処理が、前記データ信号
のセグメント側駆動回路への送出が終了した後に実行さ
れるように調停することを特徴とする表示装置。
【請求項４】前記調停回路は、前記記憶素子群に格納
されたデータ信号がセグメント側駆動回路に与えられ、
かつラッチした信号が前記書込信号または読出信号であ
るときに、当該ラッチした信号に基づく処理が、前記デ
ータ信号のセグメント側駆動回路への送出が終了した後
に実行されるように調停することを特徴とする請求項３
記載の表示装置。