JPH0833811B2 - Signal processor - Google Patents
Signal processorInfo
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- JPH0833811B2 JPH0833811B2 JP1070807A JP7080789A JPH0833811B2 JP H0833811 B2 JPH0833811 B2 JP H0833811B2 JP 1070807 A JP1070807 A JP 1070807A JP 7080789 A JP7080789 A JP 7080789A JP H0833811 B2 JPH0833811 B2 JP H0833811B2
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- subtractor
- adder
- register
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、算術論理演算部を持ち、加減演算、非線形
演算等の演算を行う信号処理プロセッサに関するもので
ある。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a signal processor having an arithmetic logic operation unit and performing operations such as addition / subtraction operation and nonlinear operation.
従来の技術 従来使用されている水平マイクロプログラム型信号処
理プロセッサの算術演算部は一般に第２図に示す装置が
用いられている。第２図において、１は加減算器、２は
レジスタ、３は加減算器１の演算の種類を制御する制御
回路ａ、４はレジスタ２の書き込みを制御する制御回路
ｂである。加減算器１に入力したデータＡ、データＢ
は、制御回路a3の制御に従い演算され、演算結果Ｃを出
力する。2. Description of the Related Art Generally, the device shown in FIG. 2 is used as an arithmetic operation unit of a horizontal microprogram type signal processor which has been used conventionally. In FIG. 2, 1 is an adder / subtractor, 2 is a register, 3 is a control circuit a for controlling the type of operation of the adder / subtractor 1, and 4 is a control circuit b for controlling writing in the register 2. Data A and data B input to the adder / subtractor 1
Is calculated according to the control of the control circuit a3 and outputs a calculation result C.
一般に、このような算術演算部を持つ水平マイクロプ
ログラム型の信号処理プロセッサでは、加減算器１の入
力データA,Bの内、数の大きいデータ、もしくは数の小
さいデータをレジスタ２に書き込みたい場合、演算結果
による条件分岐命令、演算結果に関係しない無条件分岐
命令が用意されており、まずデータＡとデータＢの比較
を行い、その後、条件分岐命令でその演算結果により次
の実行命令を分岐する。以下、データＡとデータＢの
内、大きい方をレジスタ２に書き込む場合の命令を示
す。Generally, in a horizontal microprogram type signal processor having such an arithmetic operation unit, when it is desired to write a large number of data or a small number of data among the input data A and B of the adder / subtractor 1 to the register 2, A conditional branch instruction based on the operation result and an unconditional branch instruction not related to the operation result are prepared. First, data A and data B are compared, and then the conditional branch instruction branches the next execution instruction according to the operation result. . Hereinafter, an instruction for writing the larger one of the data A and the data B into the register 2 will be shown.
STEP1:データＡとデータＢの比較（データＡ マイナス
データＢ） STEP2:演算結果の最上位ビットが 1ならばSTEP5へ 0ならば次のSTEPへ （条件分岐命令） STEP3:データＡをレジスタに書き込む STEP4:STEP6へ（無条件分岐命令） STEP5:データＢをレジスタに書き込む STEP6: STEP1のデータの比較は減算（データＡ マイナス
データＢ）で実現でき、STEP2の条件分岐命令ではSTEP1
の演算結果の最上位ビットの状態で次の実行命令アドレ
スを分岐する。STEP1: Comparison of data A and data B (data A minus data B) STEP2: If the most significant bit of the operation result is 1, go to STEP5 If it is 0, go to the next STEP (conditional branch instruction) STEP3: Write data A to the register STEP4: Go to STEP6 (Unconditional branch instruction) STEP5: Write data B to the register STEP6: Compare data in STEP1 is subtraction (data A minus
Data B) can be used, and STEP1 conditional branch instructions use STEP1
The next execution instruction address is branched in the state of the most significant bit of the operation result of.
画像処理、特に局所画像処理においては、上記命令を
用いる応用例は多く、またデータ処理量が膨大な為、処
理速度の高速性が要求される。In image processing, especially in local image processing, there are many application examples using the above commands, and a large amount of data processing requires a high processing speed.
発明が解決しようとする課題 しかし上述のような構成では、２つのデータの内、数
の大きいデータ、もしくは数の小さいデータを取り出す
命令に、5STEPのプログラムエリアを使ってしまう。ま
た実行命令回数は4STEPかかるという問題があった。However, in the above-described configuration, the 5STEP program area is used for an instruction to take out the data of the large number or the small number of the two data. There was also the problem that the number of execution instructions took 4 STEP.
本発明は上述の課題に鑑み、条件付きデータのレジス
タ間移動を高速で実現できる信号処理プロセッサを提供
することを目的とする。The present invention has been made in view of the above problems, and an object of the present invention is to provide a signal processor that can realize the movement of conditional data between registers at high speed.
課題を解決するための手段 本発明は上述の課題を解決するため、加減算器と前記
加減算器の演算結果を納めるレジスタと前記加減算器の
演算種類を決定する演算制御部を持つ信号処理プロセッ
サの算術演算部において、前記加減算器への２個の入力
の一つか、または前記加減算器の演算結果のいずれかを
選択し、前記レジスタに入力する選択手段と、前記選択
手段を制御する選択回路制御手段とを有し、前記加減算
器への２個の入力の一つは前記加減算器の２個の入力デ
ータの比較結果により制御される事を特徴とする信号処
理プロセッサを構成する。Means for Solving the Problems In order to solve the above problems, the present invention provides an arithmetic operation of a signal processor having an adder / subtractor, a register for storing the operation result of the adder / subtractor, and an operation controller for determining the operation type of the adder / subtractor. In the arithmetic unit, either one of the two inputs to the adder / subtractor or the operation result of the adder / subtractor is selected and input to the register, and a selection circuit control unit for controlling the selection unit. And one of the two inputs to the adder / subtractor is controlled by the comparison result of the two input data of the adder / subtractor.
作用 本発明は上述の構成により、加減算命令だけでなく２
つのデータの内、数の大きいデータ、もしくは数の小さ
いデータを取り出す命令に対しても１命令で高速に実行
できる。Action The present invention has the above-mentioned configuration, and not only the addition / subtraction instruction but also 2
One instruction can be executed at high speed even for an instruction to retrieve a large number of data or a small number of one data.
実施例 第１図は本発明の実施例における信号処理プロセッサ
の算術演算部の構成図である。ここで、第２図の従来例
と共通の構成要素の番号は同じにしてある。Embodiment FIG. 1 is a block diagram of an arithmetic operation unit of a signal processor in an embodiment of the present invention. Here, the numbers of the components common to the conventional example of FIG. 2 are the same.
第１図において、１は加減算器、２はレジスタ、３は
加減算器１の演算の種類を制御する制御回路ａ、４はレ
ジスタ２の書き込みを制御する制御回路ｂである。５は
選択回路ａ、６は選択回路ｂ、７は選択回路b6を制御す
る制御回路ｃである。In FIG. 1, 1 is an adder / subtractor, 2 is a register, 3 is a control circuit a for controlling the type of operation of the adder / subtractor 1, and 4 is a control circuit b for controlling writing in the register 2. Reference numeral 5 is a selection circuit a, 6 is a selection circuit b, and 7 is a control circuit c for controlling the selection circuit b6.
加減算器１に入力したデータＡ、データＢは、制御回
路a3の制御に従い演算され、演算結果Ｃを出力する。選
択回路a5は、演算結果Ｃの最上位ビットにより制御さ
れ、選択回路b6は、制御回路c7により制御される。The data A and the data B input to the adder / subtractor 1 are operated under the control of the control circuit a3, and the operation result C is output. The selection circuit a5 is controlled by the most significant bit of the calculation result C, and the selection circuit b6 is controlled by the control circuit c7.
２つのデータの内、数の大きいデータ、もしくは数の
小さいデータを取り出す命令を実行する場合、表に選択
回路b6が選択回路a5によって選択されたデータを選択す
るように制御され、選択回路a5が演算結果Ｃの最上位ビ
ットがロウでデータＡを、ハイでデータＢが選択するよ
うに構成した時のレジスタ２への入力データを示す。When executing an instruction to retrieve a large number of data or a small number of data from the two data, the selection circuit b6 is controlled to select the data selected by the selection circuit a5, and the selection circuit a5 The input data to the register 2 when the data A is selected when the most significant bit of the operation result C is low and the data B is selected when it is high is shown.
表より分かる様に、加減算器１が、制御回路a3により
（データＡ）マイナス（データＢ）の演算が行われる時
には、データＡとデータＢの内の数の大きいデータが、
（データＢ）マイナス（データＡ）の演算が行われる時
には、データＡとデータＢの内の数の小さいデータがレ
ジスタ２に入力される。 As can be seen from the table, when the adder / subtractor 1 performs the operation of (data A) minus (data B) by the control circuit a3, the data with the largest number of the data A and the data B is
When the operation of (data B) minus (data A) is performed, the smaller number of data A and data B is input to the register 2.
また、選択回路b6が演算結果Ｃを選択するように制御
回路c7によって制御されている時は、つまり通常の演算
を実行する場合は、通常の演算結果がレジスタ２に入力
される。Further, when the selection circuit b6 is controlled by the control circuit c7 so as to select the calculation result C, that is, when executing a normal calculation, the normal calculation result is input to the register 2.
発明の効果 以上の説明から明かなように、本発明を用いれば、ハ
ードウエア規模を余り増やさず、加減算命令だけでな
く、２つのデータの内、数の大きいデータ、もしくは数
の小さいデータを取り出す命令に対しても１命令で実行
でき、従来に比べ上記命令は４分の１の処理時間で高速
に実現される。EFFECTS OF THE INVENTION As is apparent from the above description, according to the present invention, the hardware scale is not increased so much, and not only the addition / subtraction instruction but also the data with a large number or the data with a small number of two data are extracted. One instruction can be executed for each instruction, and the above instruction can be realized at a high speed with a processing time of one fourth as compared with the related art.
また、分岐命令のないプロセッサに対しても、簡単な
非線形処理が実現できるようになり、その実用的効果は
大きい。In addition, simple non-linear processing can be realized even for a processor without a branch instruction, and its practical effect is great.
第１図は本発明の信号処理プロセッサの算術演算部の構
成図、第２図は従来の一般的な水平マイクロプログラム
型信号処理プロセッサの算術演算部の構成図である。 １……加減算器、２……レジスタ、３……制御回路ａ、
４……制御回路ｂ、５……選択回路ａ、６……選択回路
ｂ、７……制御回路ｃ。FIG. 1 is a configuration diagram of an arithmetic operation unit of a signal processor of the present invention, and FIG. 2 is a configuration diagram of an arithmetic operation unit of a conventional general horizontal microprogram type signal processor. 1 ... Adder / subtractor, 2 ... Register, 3 ... Control circuit a,
4 ... Control circuit b, 5 ... Selection circuit a, 6 ... Selection circuit b, 7 ... Control circuit c.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 丸山 征克 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 青野 邦年 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 中平 博幸 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (56)参考文献 特開 昭63−255733（ＪＰ，Ａ) 特開 昭63−292227（ＪＰ，Ａ) 特開 昭63−118835（ＪＰ，Ａ) ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Seikatsu Maruyama 1006 Kadoma, Kadoma City, Osaka Prefecture Matsushita Electric Industrial Co., Ltd. (72) Inventor Hiroyuki Nakahira 1006 Kadoma, Kadoma City, Osaka Prefecture Matsushita Electric Industrial Co., Ltd. (56) Reference JP-A-63-255733 (JP, A) JP-A-63-292227 (JP, A) JP 63-118835 (JP, A)
Claims (1)
るレジスタと前記加減算器の演算種類を決定する演算制
御部を持つ信号処理プロセッサの算術演算部において、 前記加減算器への２個の入力の一つか、または前記加減
算器の演算結果のいずれかを選択し、前記レジスタに入
力する選択手段と、 前記選択手段を制御する選択回路制御手段とを有し、 前記加減算器への２個の入力の一つは前記加減算器の２
個の入力データの比較結果により制御される事を特徴と
する信号処理プロセッサ。1. An arithmetic operation unit of a signal processor having an adder / subtractor, a register for storing the operation result of the adder / subtractor, and an operation control unit for determining the operation type of the adder / subtractor, wherein two inputs to the adder / subtractor are provided. Of the arithmetic operation result of the adder / subtractor and input to the register, and a selection circuit control means for controlling the selection unit. One of the inputs is 2 of the adder / subtractor
A signal processor characterized by being controlled by a comparison result of individual input data.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1070807A JPH0833811B2 (en) | 1989-03-23 | 1989-03-23 | Signal processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1070807A JPH0833811B2 (en) | 1989-03-23 | 1989-03-23 | Signal processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02249025A JPH02249025A (en) | 1990-10-04 |
| JPH0833811B2 true JPH0833811B2 (en) | 1996-03-29 |
Family
ID=13442204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1070807A Expired - Fee Related JPH0833811B2 (en) | 1989-03-23 | 1989-03-23 | Signal processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0833811B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04307623A (en) * | 1991-04-05 | 1992-10-29 | Matsushita Electric Ind Co Ltd | Arithmetic logical computing device |
| US5440702A (en) * | 1992-10-16 | 1995-08-08 | Delco Electronics Corporation | Data processing system with condition code architecture for executing single instruction range checking and limiting operations |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6311835A (en) * | 1986-03-10 | 1988-01-19 | Seiko Instr & Electronics Ltd | Measurement for concentration of biomaterial |
| JP2615610B2 (en) * | 1987-04-13 | 1997-06-04 | 日本電気株式会社 | Arithmetic unit |
-
1989
- 1989-03-23 JP JP1070807A patent/JPH0833811B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02249025A (en) | 1990-10-04 |
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