JPH0832410A - スイッチドキャパシタ回路 - Google Patents
スイッチドキャパシタ回路Info
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- JPH0832410A JPH0832410A JP16141994A JP16141994A JPH0832410A JP H0832410 A JPH0832410 A JP H0832410A JP 16141994 A JP16141994 A JP 16141994A JP 16141994 A JP16141994 A JP 16141994A JP H0832410 A JPH0832410 A JP H0832410A
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Abstract
(57)【要約】
【目的】 クロック信号等の外部信号により悪影響を受
けないスイッチドキャパシタ回路を構成する。 【構成】 オペアンプと、オペアンプの帰還路に設けら
れた帰還キャパシタと、前記オペアンプの入力経路に設
けられるキャパシタと、前記キャパシタの充放電を制御
するスイッチと、オペアンプの入力経路に設けられた入
力キャパシタを２つの直列接続されたキャパシタと、こ
の接続点を接地するキャパシタで構成した。これによっ
て、クロック信号が近くに存在しても、直列接続された
キャパシタの接続点の電位を安定化することができると
ともに、入力経路に設けられるキャパシタの容量値を容
易に小さくすることができる。
けないスイッチドキャパシタ回路を構成する。 【構成】 オペアンプと、オペアンプの帰還路に設けら
れた帰還キャパシタと、前記オペアンプの入力経路に設
けられるキャパシタと、前記キャパシタの充放電を制御
するスイッチと、オペアンプの入力経路に設けられた入
力キャパシタを２つの直列接続されたキャパシタと、こ
の接続点を接地するキャパシタで構成した。これによっ
て、クロック信号が近くに存在しても、直列接続された
キャパシタの接続点の電位を安定化することができると
ともに、入力経路に設けられるキャパシタの容量値を容
易に小さくすることができる。
Description
【０００１】
【産業上の利用分野】本発明は、アクティブフィルタと
して用いて好適なスイッチドキャパシタ回路に関する。
して用いて好適なスイッチドキャパシタ回路に関する。
【０００２】
【従来の技術】従来より、理想スイッチ、キャパシタお
よびオペアンプを用いてフィルタ回路などを実現するス
イッチドキャパシタ回路が知られている。図２に、スイ
ッチドキャパシタ回路の一例を示す。このスイッチドキ
ャパシタ回路は、オペアンプＯＰと帰還キャパシタＣ３
と、２相のクロック（φ１，φ２）によってドライブさ
れるスイッチＳＷ１，ＳＷ２とキャパシタＣ１からなる
第１入力部と、キャパシタＣ２からなる第２入力部から
なっている。尚、キャパシタＣ２、Ｃ３と、ＯＰアンプ
１０とにより積分器が構成され、第１入力部１２と帰還
キャパシタＣ３とにより増幅器が構成される。
よびオペアンプを用いてフィルタ回路などを実現するス
イッチドキャパシタ回路が知られている。図２に、スイ
ッチドキャパシタ回路の一例を示す。このスイッチドキ
ャパシタ回路は、オペアンプＯＰと帰還キャパシタＣ３
と、２相のクロック（φ１，φ２）によってドライブさ
れるスイッチＳＷ１，ＳＷ２とキャパシタＣ１からなる
第１入力部と、キャパシタＣ２からなる第２入力部から
なっている。尚、キャパシタＣ２、Ｃ３と、ＯＰアンプ
１０とにより積分器が構成され、第１入力部１２と帰還
キャパシタＣ３とにより増幅器が構成される。
【０００３】このスイッチドキャパシタ回路における２
つの入力に対するゲインＧ１，Ｇ２は、それぞれ次のよ
うに表される。
つの入力に対するゲインＧ１，Ｇ２は、それぞれ次のよ
うに表される。
【０００４】Ｇ１＝−１／ｓＲｅｑＣ３＝−１／（ｓＴ
（Ｃ１／Ｃ３）） Ｇ２＝−（Ｃ２／Ｃ３） ここで、Ｒｅｑ＝Ｔ／Ｃ１（Ｔは、図３に示す２相クロ
ックφ１，φ２の周期）、ｓはｊω（ωは角速度）であ
る。
（Ｃ１／Ｃ３）） Ｇ２＝−（Ｃ２／Ｃ３） ここで、Ｒｅｑ＝Ｔ／Ｃ１（Ｔは、図３に示す２相クロ
ックφ１，φ２の周期）、ｓはｊω（ωは角速度）であ
る。
【０００５】このように、スイッチドキャパシタ回路で
は、ゲインが容量比で決定される。特に、スイッチドキ
ャパシタ回路は、アクティブフィルタとして、利用され
る場合が多い。すなわち、アクティブフィルタに使用さ
れている抵抗をキャパシタとスイッチに置き換えること
によって、もとのアクティブフィルタと同等の特性を得
ることができる。そして、このスイッチドキャパシタ回
路を用いたフィルタでは、上述のようにフィルタ定数が
キャパシタの容量比で決定される。現在のモンリシック
ＩＣにおいては、素子間相対値精度は高いため、スイッ
チドキャパシタフィルタによって、高精度のアクティブ
フィルタをモノリシックＩＣで構成することができる。
は、ゲインが容量比で決定される。特に、スイッチドキ
ャパシタ回路は、アクティブフィルタとして、利用され
る場合が多い。すなわち、アクティブフィルタに使用さ
れている抵抗をキャパシタとスイッチに置き換えること
によって、もとのアクティブフィルタと同等の特性を得
ることができる。そして、このスイッチドキャパシタ回
路を用いたフィルタでは、上述のようにフィルタ定数が
キャパシタの容量比で決定される。現在のモンリシック
ＩＣにおいては、素子間相対値精度は高いため、スイッ
チドキャパシタフィルタによって、高精度のアクティブ
フィルタをモノリシックＩＣで構成することができる。
【０００６】このように、スイッチドキャパシタ回路に
よって、ＩＣ化に好適なフィルタ等が得られる。一方、
通常のスイッチドキャパシタ回路において、キャパシタ
の容量比は１〜１０程度が採用される。しかし、回路に
よっては、容量比として１００等の大きな値が必要な場
合もある。この場合、モノリシックＩＣに内蔵されるキ
ャパシタの容量値は最大でも２０〜３０ｐＦ程度であ
り、その１／１００は、０．２〜０．３ｐＦである。と
ころが、通常のモノリシックＩＣにおいて、製作可能な
キャパシタの最小容量値は１ｐＦ程度である。
よって、ＩＣ化に好適なフィルタ等が得られる。一方、
通常のスイッチドキャパシタ回路において、キャパシタ
の容量比は１〜１０程度が採用される。しかし、回路に
よっては、容量比として１００等の大きな値が必要な場
合もある。この場合、モノリシックＩＣに内蔵されるキ
ャパシタの容量値は最大でも２０〜３０ｐＦ程度であ
り、その１／１００は、０．２〜０．３ｐＦである。と
ころが、通常のモノリシックＩＣにおいて、製作可能な
キャパシタの最小容量値は１ｐＦ程度である。
【０００７】そこで、従来の回路においては、図４に示
すように、複数のキャパシタを直列接続して１ｐＦより
小さなキャパシタを構成していた。例えば、１ｐＦのキ
ャパシタを２個直列接続することによって等価的に０．
５ｐＦのキャパシタを構成できる。このため、Ｎ個のキ
ャパシタを直列接続することによって、１／Ｎの容量値
のキャパシタを得ていた。
すように、複数のキャパシタを直列接続して１ｐＦより
小さなキャパシタを構成していた。例えば、１ｐＦのキ
ャパシタを２個直列接続することによって等価的に０．
５ｐＦのキャパシタを構成できる。このため、Ｎ個のキ
ャパシタを直列接続することによって、１／Ｎの容量値
のキャパシタを得ていた。
【０００８】
【発明が解決しようとする課題】しかし、上述のよう
に、キャパシタを複数個直列接続すると、キャパシタ間
の接続点（中間ノード）、例えば図４におけるＡ点が完
全に浮遊した状態になってしまう。このように、電位が
固定されていない点は、他の信号からの影響を受けやす
く、特に図２の如きＳＷ１及び２をオンオフ制御するよ
うなクロック信号があると、このクロックによって、Ａ
点の電位が変化してしまい、回路の出力信号が影響を受
けてしまうという問題点があった。
に、キャパシタを複数個直列接続すると、キャパシタ間
の接続点（中間ノード）、例えば図４におけるＡ点が完
全に浮遊した状態になってしまう。このように、電位が
固定されていない点は、他の信号からの影響を受けやす
く、特に図２の如きＳＷ１及び２をオンオフ制御するよ
うなクロック信号があると、このクロックによって、Ａ
点の電位が変化してしまい、回路の出力信号が影響を受
けてしまうという問題点があった。
【０００９】本発明は、上記問題点を解決することを課
題としてなされたものであり、浮遊したノードを減少
し、かつ容量値の小さなキャパシタを利用することがで
きるスイッチドキャパシタ回路を提供することを目的と
する。
題としてなされたものであり、浮遊したノードを減少
し、かつ容量値の小さなキャパシタを利用することがで
きるスイッチドキャパシタ回路を提供することを目的と
する。
【００１０】
【課題を解決するための手段】本発明は、非反転入力端
子が接地されたオペアンプと、このオペアンプの出力端
子から反転入力端子への帰還経路に設けられた帰還キャ
パシタと、オペアンプの反転入力端子への入力経路に設
けられた入力キャパシタと、前記オペアンプの他の入力
経路に設けられているキャパシタと、該キャパシタに対
する充放電を制御する複数のスイッチと、を含み、上記
入力キャパシタは、直列接続された少なくとも２つのキ
ャパシタと、この直列接続された２つのキャパシタの接
続部とアースの間に設けられたキャパシタと、を有する
ことを特徴とする。
子が接地されたオペアンプと、このオペアンプの出力端
子から反転入力端子への帰還経路に設けられた帰還キャ
パシタと、オペアンプの反転入力端子への入力経路に設
けられた入力キャパシタと、前記オペアンプの他の入力
経路に設けられているキャパシタと、該キャパシタに対
する充放電を制御する複数のスイッチと、を含み、上記
入力キャパシタは、直列接続された少なくとも２つのキ
ャパシタと、この直列接続された２つのキャパシタの接
続部とアースの間に設けられたキャパシタと、を有する
ことを特徴とする。
【００１１】また、上記直列接続されたキャパシタは２
つであると共に、両キャパシタの容量値が同一であり、
２つのキャパシタの接続部とアースの間に設けられたキ
ャパシタは、上記容量値の整数倍の比較的大きなキャパ
シタであることを特徴とする。
つであると共に、両キャパシタの容量値が同一であり、
２つのキャパシタの接続部とアースの間に設けられたキ
ャパシタは、上記容量値の整数倍の比較的大きなキャパ
シタであることを特徴とする。
【００１２】
【作用】このように、本発明によれば、オペアンプの入
力経路に設けられた入力キャパシタを２つの直列接続さ
れたキャパシタと、この接続点を接地するキャパシタで
構成した。このため、直列接続されたキャパシタの接続
点は電位的に安定させることができる。さらに、入力キ
ャパシタの容量値を容易に小さな値にすることができ、
オペアンプにおける回路のゲインの設定を広範囲なもの
にできる。
力経路に設けられた入力キャパシタを２つの直列接続さ
れたキャパシタと、この接続点を接地するキャパシタで
構成した。このため、直列接続されたキャパシタの接続
点は電位的に安定させることができる。さらに、入力キ
ャパシタの容量値を容易に小さな値にすることができ、
オペアンプにおける回路のゲインの設定を広範囲なもの
にできる。
【００１３】特に、入力キャパシタの直列接続された２
つのキャパシタの容量値を同一（Ｃ）とし、この２つの
キャパシタの中間ノードを接地するキャパシタをｎ倍の
ものにすることによって、容量値がＣ／（ｎ＋２）の入
力キャパシタを容易に構成することができる。
つのキャパシタの容量値を同一（Ｃ）とし、この２つの
キャパシタの中間ノードを接地するキャパシタをｎ倍の
ものにすることによって、容量値がＣ／（ｎ＋２）の入
力キャパシタを容易に構成することができる。
【００１４】
【実施例】以下、本発明の実施例について、図面に基づ
いて説明する。図１は、実施例の全体構成を示す回路図
である。ここで、この回路全体がモノリシックＩＣで構
成されている。
いて説明する。図１は、実施例の全体構成を示す回路図
である。ここで、この回路全体がモノリシックＩＣで構
成されている。
【００１５】この回路は、従来例と同様に、オペアンプ
ＯＰ、キャパシタＣ１，Ｃ２，Ｃ，３、スイッチＳＷ
１，ＳＷ２からなる、加算積分器の構成例である。
ＯＰ、キャパシタＣ１，Ｃ２，Ｃ，３、スイッチＳＷ
１，ＳＷ２からなる、加算積分器の構成例である。
【００１６】第１の入力Ｖin1 は、スイッチＳＷ１、Ｓ
Ｗ２を介しオペアンプＯＰの反転入力端子に接続されて
おり、スイッチＳＷ１とＳＷ２の接続点がキャパシタＣ
１によって接地されている。スイッチＳＷ１、ＳＷ２
は、図３に示す２相のクロックφ１、φ２によってスイ
ッチングされる。
Ｗ２を介しオペアンプＯＰの反転入力端子に接続されて
おり、スイッチＳＷ１とＳＷ２の接続点がキャパシタＣ
１によって接地されている。スイッチＳＷ１、ＳＷ２
は、図３に示す２相のクロックφ１、φ２によってスイ
ッチングされる。
【００１７】第２の入力Ｖin2 は、キャパシタＣ２を介
し、オペアンプＯＰの反転入力端子に接続されている。
また、オペアンプＯＰの出力端と反転入力端子の間には
帰還キャパシタＣ３が配置されている。
し、オペアンプＯＰの反転入力端子に接続されている。
また、オペアンプＯＰの出力端と反転入力端子の間には
帰還キャパシタＣ３が配置されている。
【００１８】そして、本実施例においては、キャパシタ
Ｃ２が３つのキャパシタＣ２１，Ｃ２２，Ｃ２３からな
っている。すなわち、第２の入力Ｖin2 とオペアンプＯ
Ｐの反転入力端子の間に２つのキャパシタＣ２１，Ｃ２
２が直列接続され、この２つのキャパシタＣ２１，Ｃ２
２の接続点とアースとの間にキャパシタＣ２３が設けら
れている。
Ｃ２が３つのキャパシタＣ２１，Ｃ２２，Ｃ２３からな
っている。すなわち、第２の入力Ｖin2 とオペアンプＯ
Ｐの反転入力端子の間に２つのキャパシタＣ２１，Ｃ２
２が直列接続され、この２つのキャパシタＣ２１，Ｃ２
２の接続点とアースとの間にキャパシタＣ２３が設けら
れている。
【００１９】キャパシタＣ２を上述のような３つのキャ
パシタＣ２１，Ｃ２２，Ｃ２３で構成すると、これらを
合成したキャパシタＣ２の容量値は容易に小さな値にで
きる。すなわち、キャパシタＣ２１，Ｃ２２の容量値を
Ｃとし、キャパシタＣ２３容量値をｎＣ（ｎは正の整
数）とした場合、キャパシタＣ２２の接続されているオ
ペアンプの反転入力端子が仮想接地されているため、キ
ャパシタＣ３から見たキャパシタＣ２の等価容量値Ｃ２
は、 Ｃ２＝Ｃ・１／（ｎ＋２） となる。
パシタＣ２１，Ｃ２２，Ｃ２３で構成すると、これらを
合成したキャパシタＣ２の容量値は容易に小さな値にで
きる。すなわち、キャパシタＣ２１，Ｃ２２の容量値を
Ｃとし、キャパシタＣ２３容量値をｎＣ（ｎは正の整
数）とした場合、キャパシタＣ２２の接続されているオ
ペアンプの反転入力端子が仮想接地されているため、キ
ャパシタＣ３から見たキャパシタＣ２の等価容量値Ｃ２
は、 Ｃ２＝Ｃ・１／（ｎ＋２） となる。
【００２０】従って、キャパシタＣ２１，Ｃ２２を１ｐ
Ｆ、キャパシタＣ２３を８ｐＦにすれば、前記等価容量
値Ｃ２は、 １・１／１０＝０．１ となり、小さな容量値のキャパシタを容易に得ることが
できる。そして、このキャパシタＣ２では、直列接続さ
れた２つのキャパシタＣ２１，Ｃ２２の接続点（中間の
ノード）は、キャパシタＣ２３を介し、アースに接続さ
れている。従って、この中間のノードは、従来に比べ電
位的に安定しており、クロック信号等がオペアンプに入
力されることを効果的に防止することができる。
Ｆ、キャパシタＣ２３を８ｐＦにすれば、前記等価容量
値Ｃ２は、 １・１／１０＝０．１ となり、小さな容量値のキャパシタを容易に得ることが
できる。そして、このキャパシタＣ２では、直列接続さ
れた２つのキャパシタＣ２１，Ｃ２２の接続点（中間の
ノード）は、キャパシタＣ２３を介し、アースに接続さ
れている。従って、この中間のノードは、従来に比べ電
位的に安定しており、クロック信号等がオペアンプに入
力されることを効果的に防止することができる。
【００２１】スイッチドキャパシタ回路には、各種の組
み合わせがあり、このオペアンプの仮想接地されている
反転入力端子に接続されるキャパシタの容量値を小さく
する場合に、好適に利用できる。
み合わせがあり、このオペアンプの仮想接地されている
反転入力端子に接続されるキャパシタの容量値を小さく
する場合に、好適に利用できる。
【００２２】また、非反転入力端子が接地されたオペア
ンプの反転入力端子への入力経路に、３以上のキャパシ
タを直列接続し、これらの中間ノードを他のキャパシタ
でそれぞれ接地することによっても、自由度の大きな入
力容量値の設定が可能である。
ンプの反転入力端子への入力経路に、３以上のキャパシ
タを直列接続し、これらの中間ノードを他のキャパシタ
でそれぞれ接地することによっても、自由度の大きな入
力容量値の設定が可能である。
【００２３】
【発明の効果】以上説明したように、本発明によれば、
オペアンプの入力経路に設けられた入力キャパシタを２
つの直列接続されたキャパシタと、この接続点を接地す
るキャパシタで構成した。このため、直列接続されたキ
ャパシタの接続点は電位的に安定させることができ、ク
ロック信号等によるスイッチドキャパシタへの悪影響を
防止することができる。さらに、入力キャパシタの容量
値を容易に小さな値にすることができ、オペアンプにお
ける回路のゲインの設定を広範囲なものにできる。
オペアンプの入力経路に設けられた入力キャパシタを２
つの直列接続されたキャパシタと、この接続点を接地す
るキャパシタで構成した。このため、直列接続されたキ
ャパシタの接続点は電位的に安定させることができ、ク
ロック信号等によるスイッチドキャパシタへの悪影響を
防止することができる。さらに、入力キャパシタの容量
値を容易に小さな値にすることができ、オペアンプにお
ける回路のゲインの設定を広範囲なものにできる。
【００２４】特に、入力キャパシタの直列接続された２
つのキャパシタの容量値を同一（Ｃ）とし、この２つの
キャパシタの中間ノードを接地するキャパシタをｎ倍の
ものにすることによって、容量値がＣ／（ｎ＋２）の入
力キャパシタを容易に構成することができる。
つのキャパシタの容量値を同一（Ｃ）とし、この２つの
キャパシタの中間ノードを接地するキャパシタをｎ倍の
ものにすることによって、容量値がＣ／（ｎ＋２）の入
力キャパシタを容易に構成することができる。
【００２５】また、本発明に係るスイッチドキャパシタ
回路を利用してフィルタを構成すれば、フィルタ定数の
選択の自由度が広がるとともに、クロックなどの外部信
号から悪影響を受けず、安定した出力信号を発生するこ
とができる。
回路を利用してフィルタを構成すれば、フィルタ定数の
選択の自由度が広がるとともに、クロックなどの外部信
号から悪影響を受けず、安定した出力信号を発生するこ
とができる。
【図面の簡単な説明】
【図１】実施例の全体構成を示す回路図である。
【図２】従来例の構成を示す回路図である。
【図３】２相クロックのタイミングチャートである。
【図４】キャパシタを直列接続した構成を示す回路図で
ある。
ある。
Ｃ１，Ｃ２，Ｃ３，Ｃ21，Ｃ22，Ｃ23 キャパシタ ＯＰ オペアンプ ＳＷ１，ＳＷ２ スイッチ
Claims (2)
- 【請求項１】 非反転入力端子が接地されたオペアンプ
と、 このオペアンプの出力端子から反転入力端子への帰還経
路に設けられた帰還キャパシタと、 オペアンプの反転入力端子への入力経路に設けられた入
力キャパシタと、 前記オペアンプの他の入力経路に設けられているキャパ
シタと、 該キャパシタに対する充放電を制御する複数のスイッチ
と、 を含み、 上記入力キャパシタは、 直列接続された少なくとも２つのキャパシタと、 この直列接続された２つのキャパシタの接続部とアース
の間に設けられたキャパシタと、 を有することを特徴とするスイッチドキャパシタ回路。 - 【請求項２】 請求項１記載の回路において、 上記直列接続されたキャパシタは２つであると共に、両
キャパシタの容量値が同一であり、２つのキャパシタの
接続部とアースの間に設けられたキャパシタは、上記容
量値の整数倍の比較的大きなキャパシタであることを特
徴とするスイッチドキャパシタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16141994A JPH0832410A (ja) | 1994-07-13 | 1994-07-13 | スイッチドキャパシタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16141994A JPH0832410A (ja) | 1994-07-13 | 1994-07-13 | スイッチドキャパシタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0832410A true JPH0832410A (ja) | 1996-02-02 |
Family
ID=15734747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16141994A Pending JPH0832410A (ja) | 1994-07-13 | 1994-07-13 | スイッチドキャパシタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0832410A (ja) |
-
1994
- 1994-07-13 JP JP16141994A patent/JPH0832410A/ja active Pending
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