JPH08321749A - 発振回路 - Google Patents
発振回路Info
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- JPH08321749A JPH08321749A JP7126845A JP12684595A JPH08321749A JP H08321749 A JPH08321749 A JP H08321749A JP 7126845 A JP7126845 A JP 7126845A JP 12684595 A JP12684595 A JP 12684595A JP H08321749 A JPH08321749 A JP H08321749A
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Abstract
電位に応じて交互に切り換えさせることにより三角波発
振を行わせる発振回路にあって、比較的簡単な構成で発
振出力波形の歪と周波数バラツキを小さく抑える。 【構成】 容量素子の放電電流を通電するバイポーラ・
トランジスタに飽和防止回路を設ける。 【効果】 放電電流を通電するトランジスタのオンから
オフへの切換遅れ時間を小さくすることができる。
Description
量素子を時定数要素にして所定周波数の三角波発振を行
う発振回路に適用して有効な技術に関するものであっ
て、たとえばパルス幅変調回路（ＰＷＭ回路）などの電
子回路に利用して有効な技術に関するものである。
を時定数要素として使用し、充電用トランジスタおよび
放電用トランジスタと、容量素子の充電電圧としきい値
電圧とを比較するコンパレータとを設け、コンパレータ
の出力によって充電用トランジスタと放電用トランジス
タとを交互にオンさせることにより、所定周波数の三角
波発振を行なうようにしたものが提供されている。
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。
ては、図５に示すように、発振出力電圧Ｖｏｕｔ（＝Ｖ
ｃｔ）が低側しきい値ＶｔＬを越えて低下するアンダー
シュートが生じやすく、このアンダーシュートによる放
電用トランジスタのコレクタ電位（Ｖｃｔ）の低下によ
り、かかるトランジスタの飽和が深くなる。この飽和に
より、放電用トランジスタのオンからオフへの切換遅れ
時間Ｔｒが大きくなり、これにより発振出力波形の歪と
周波数バラツキが増大してしまうというものである。こ
の傾向は、充電電流に対する放電電流の比率が高いほ
ど、つまり立ち下がりが急なほど、あるいは発振周波数
が高くなるほど、顕著になる。このような波形歪と周波
数バラツキが大きな三角波出力Ｖｏｕｔを、たとえばＰ
ＷＭ変調回路などの信号処理回路に与えても、正確な動
作を期待することはできない。
て、発振出力波形の歪と周波数バラツキを小さく抑える
ことができる発振回路を提供する、という技術を提供す
ることにある。
徴は、本明細書の記述および添付図面からあきらかにな
るであろう。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
量素子の端子電位に応じて交互に切り換えさせることに
より上記容量素子を時定数要素にした所定周波数の三角
波発振を行わせるとともに、上記容量素子の放電電流を
通電するバイポーラ・トランジスタに飽和防止回路を設
ける、というものである。
ランジスタのオンからオフへの切換遅れ時間を小さくす
ることができる。
発振出力波形の歪と周波数バラツキを小さく抑える、と
いう目的が達成される。
ながら説明する。なお、図において、同一符号は同一あ
るいは相当部分を示すものとする。
の一実施例を示す。同図において、Ｑ１，Ｑ２，Ｑ３は
ｐｎｐバイポーラ・トランジスタ、Ｑ４，Ｑ５，Ｑ６は
ｎｐｎバイポーラ・トランジスタ、Ｓ１，Ｓ２はスイッ
チ回路、１１は電圧比較回路、１２は位相反転回路、Ｒ
１，Ｒ２，Ｒ３，Ｒｔ１，Ｒｔ２は抵抗、Ｄ１はダイオ
ード、Ｃｔは容量素子、Ｖｒｅｆは一定の電源電位、Ｖ
ｃｔは容量素子Ｃｔの端子電位、Ｖｏｕｔはその端子電
位Ｖｃｔから取り出される発振出力である。
Ｑ２，Ｑ３は、容量素子Ｃｔに充電電流Ｉｃを通電する
充電回路を形成する。この場合、Ｑ１とＱ２は１：ｍの
電流拡大比をもつカレントミラーを形成し、Ｉｃ＝ｍ×
（Ｖref−２Ｖbe）／Ｒｔ１によって与えられる充電電
流ＩｃをＱ３にて通電する。なお、Ｖｂｅはトランジス
タのベース・エミッタ間電圧を示す。
５、ダイオードＤ１は、容量素子Ｃｔから放電電流Ｉｄ
を通電する放電回路を形成する。この場合、Ｑ４とＱ５
は１：ｎの電流拡大比をもつカレントミラーを形成し、
Ｉｄ＝ｎ×（Ｖref−２Ｖbe）／Ｒｔ２によって与えら
れる放電電流ＩｄをＱ４にて通電する。
どのスイッチ素子を用いて構成され、電圧比較回路１１
と１２は位相反転回路により、容量素子Ｃｔの端子電位
Ｖｃｔに応じて相補的にオン／オフ制御される。このス
イッチ回路Ｓ１のオン／オフ状態により、上記電圧比較
回路１１の比較基準しきい値が高側しきい値ＶtHと低側
しきい値ＶtLのどちらかに可変設定されるようになって
いる。
較回路１１の比較基準しきい値は、ＶｔH＝Ｖref×Ｒ２
／（Ｒ１＋Ｒ２）によって与えられる高側しきい値Ｖｔ
Lが設定される。また、Ｓ１がオンのとき、上記比較基
準しきい値は、ＶｔL＝Ｖｒｅｆ×（Ｒ２／／Ｒ３）／
｛Ｒ１＋（Ｒ２／／Ｒ３）｝によって与えられる低側し
きい値ＶｔＬが設定されるようになっている。
電位Ｖｒｅｆに接続され、そのベースにダイオードＤ１
およびトランジスタＱ５により形成される電位（２Ｖｂ
ｅまたはＶｂｅ）が与えられ、そのエミッタがトランジ
スタＱ４のコレクタに接続されていて、そのトランジス
タＱ４のコレクタ電位を一定以上に保持するエミッタフ
ォロワとして動作する。これにより、トランジスタＱ６
は、トランジスタＱ４がそのコレクタ電位の低下により
深い飽和状態に入るのを阻止する飽和防止回路を形成し
ている。
路装置内に形成され、時定数要素をなす抵抗Ｒｔ１，Ｒ
ｔ２と容量素子Ｃｔだけが半導体集積回路装置の外部端
子ｐを介して外付け接続されるようになっている。
動作波形を示す。図１および図２において、まず、Ｓ１
がオフでＳ２がオンのとき、トランジスタＱ３から通電
される充電電流Ｉｄにより容量素子Ｃｔが充電され、こ
の充電により容量素子Ｃｔの端子電位Ｖｃｔが、抵抗Ｒ
１，Ｒ２により分圧生成される高側しきい値ＶｔＨまで
上昇すると、Ｓ１がオンでＳ２がオフにそれぞれ切り換
えられることにより、トランジスタＱ４による放電電流
Ｉｄの通電が行われるようになる。このとき、その放電
電流Ｉｄは充電電流Ｉｃよりも十分に大きく設定されて
いるものとする。これにより、容量素子Ｃｔは充電から
放電に切り換えられ、この放電により容量素子Ｃｔの端
子電位Ｖｃｔが、抵抗Ｒ１，Ｒ２，Ｒ３により分圧生成
される低側しきい値ＶｔＬまで下降すると、Ｓ１がオフ
でＳ２がオンにそれぞれ切り換えられることにより、再
び、トランジスタＱ２，Ｑ３による容量素子Ｃｔの充電
が行われるようになる。
放電を、その容量素子Ｃｔの端子電位Ｖｃｔに応じて交
互に切り換えさせることにより、図２に示すように、そ
の容量素子Ｃｔを時定数要素にして所定周波数の三角波
発振を行わせることができる。この三角波の発振出力Ｖ
ｏｕｔは容量素子Ｃｔの端子から取り出すことができる
（Ｖｏｕｔ＝Ｖｃｔ）。
ジスタＱ６は、そのエミッタフォロワ動作により、発振
出力電圧Ｖｏｕｔ（＝Ｖｃｔ）が低側しきい値ＶｔＬを
越えて低下するアンダーシュートを抑えるとともに、放
電回路を形成するトランジスタＱ４のコレクタ電位（Ｖ
ｃｔ）を一定以上に保持する。これにより、トランジス
タＱ４が深い飽和状態に陥いるのを阻止して、そのトラ
ンジスタＱ４のオンからオフへの切換遅れ時間を小さく
することができる。これにより、トランジスタＱ６によ
る飽和防止回路を設けるだけの比較的簡単な構成でもっ
て、図２に示すように、発振出力Ｖｏｕｔの波形の歪と
周波数バラツキを小さく抑えることができる。
示す実施例は、図１に示した実施例に加えて、放電用ト
ランジスタＱ４のベース・エミッタ間に抵抗Ｒ４を接続
し、この抵抗Ｒ４によるベース残留電荷の引き抜き促進
により、そのトランジスタＱ４のオンからオフへの切り
換えをさらに速めるようにしてある。なお、上記放電用
トランジスタＱ４のベース・エミッタ間の抵抗Ｒ４の代
わりにダイオードを接続するようにしても良い。
回路の一実施例を示したものであって、１は上述した発
振回路、２は信号処理回路としてのＰＷＭ回路である。
ＰＷＭ回路２は、発振回路１の出力Ｖｏｕｔを直流入力
信号Ｖｍと電圧比較することにより、その直流入力信号
Ｖｍの電圧値に応じてパルス幅が変化するＰＷＭ出力を
生成する。このＰＷＭ出力は、たとえば直流モータの駆
動制御などに用いられる。
施例にもとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
和状態になる恐れがある場合は、この充電側のトランジ
スタに飽和防止回路を設ける構成であってもよい。
てなされた発明をその背景となった利用分野であるＰＷ
Ｍ回路に適用する場合について説明したが、それに限定
されるものではなく、たとえばＤＣ−ＤＣインバータあ
るいはＤＣ−ＡＣインバータの発振回路などにも適用で
きる。
表的なものの概要を簡単に説明すれば、下記のとおりで
ある。
ツキを小さく抑えることができる、という効果が得られ
る。
を示す回路図
す波形図
を示すブロック図
ンジスタ Ｓ１，Ｓ２ スイッチ回路 １１ 電圧比較回路 １２ 位相反転回路 Ｒ１，Ｒ２，Ｒ３ 抵抗（内蔵） Ｒｔ１，Ｒｔ２ 抵抗（外付け） Ｄ１ ダイオード Ｃｔ 容量素子（外付け） ｐ 半導体集積回路装置の外部端子 Ｖｒｅｆ 電源電位 Ｖｃｔ 容量素子Ｃｔの端子電位 Ｖｏｕｔ 発振出力 ＶｔＨ 高側しきい値 ＶｔＬ 低側しきい値 １ 発振回路 ２ ＰＷＭ回路（信号処理回路）
Claims (6)
- 【請求項１】 容量素子の充電と放電をその容量素子の
端子電位に応じて交互に切り換えさせることにより上記
容量素子を時定数要素にした所定周波数の三角波発振を
行う発振回路であって、上記容量素子への充電電流と放
電電流をそれぞれバイポーラ・トランジスタによって通
電する充放電回路と、上記バイポーラ・トランジスタの
飽和を防止する飽和防止回路を設けたことを特徴とする
発振回路。 - 【請求項２】 充放電回路は、バイポーラ・トランジス
タによる定電流回路で構成されていることを特徴とする
請求項１に記載の発振回路。 - 【請求項３】 飽和防止回路は、充放電回路の充電側ま
たは放電側の少なくとも一方の通電経路を形成するバイ
ポーラ・トランジスタのコレクタ電位を、エミッタフォ
ロワ動作によって一定以上に保持するトランジスタによ
り構成されていることを特徴とする請求項１または２に
記載の発振回路。 - 【請求項４】 飽和防止回路は、一定のベース電位が与
えられるバイポーラ・トランジスタのエミッタフォロワ
により構成されていることを特徴とする請求項１から３
のいずれかに記載の発振回路。 - 【請求項５】 容量素子への充電電流と放電電流をそれ
ぞれバイポーラ・トランジスタによって通電する充放電
回路と、上記容量素子の充電と放電をその容量素子の端
子電位に応じて交互に切り換えさせることにより上記容
量素子を時定数要素にした所定周波数の三角波発振を行
わせる充放電切換回路と、上記充放電回路の充電側また
は放電側の少なくとも一方のバイポーラ・トランジスタ
の飽和を防止する飽和防止回路とを内蔵したことを特徴
とする半導体集積回路装置。 - 【請求項６】 容量素子への充電電流と放電電流をそれ
ぞれバイポーラ・トランジスタによって通電する充放電
回路と、上記容量素子の充電と放電をその容量素子の端
子電位に応じて交互に切り換えさせることにより上記容
量素子を時定数要素にした所定周波数の三角波発振を行
わせる充放電切換回路と、上記充放電回路の充電側また
は放電側の少なくとも一方のバイポーラ・トランジスタ
の飽和を防止する飽和防止回路と、上記容量素子の端子
から取り出される発振出力を用いて動作する信号処理回
路とを備えたことを特徴とする電子回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12684595A JP3620003B2 (ja) | 1995-05-25 | 1995-05-25 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12684595A JP3620003B2 (ja) | 1995-05-25 | 1995-05-25 | 発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08321749A true JPH08321749A (ja) | 1996-12-03 |
| JP3620003B2 JP3620003B2 (ja) | 2005-02-16 |
Family
ID=14945297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12684595A Expired - Fee Related JP3620003B2 (ja) | 1995-05-25 | 1995-05-25 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3620003B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3949562B2 (ja) * | 2002-10-31 | 2007-07-25 | シャープ株式会社 | 半導体装置の検査方法および装置 |
-
1995
- 1995-05-25 JP JP12684595A patent/JP3620003B2/ja not_active Expired - Fee Related
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|---|---|
| JP3620003B2 (ja) | 2005-02-16 |
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