JPH08316815A - 同時双方向入出力回路 - Google Patents
同時双方向入出力回路Info
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- JPH08316815A JPH08316815A JP7117579A JP11757995A JPH08316815A JP H08316815 A JPH08316815 A JP H08316815A JP 7117579 A JP7117579 A JP 7117579A JP 11757995 A JP11757995 A JP 11757995A JP H08316815 A JPH08316815 A JP H08316815A
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Abstract
(57)【要約】
【目的】 貫通電流が流れる確率を低下させることが可
能な同時双方向入出力回路の提供。 【構成】 電圧Ｅ１と接地電圧Ｇ間に第１のＣＭＯＳイ
ンバータ５を接続し、電圧Ｅ１の２倍の電圧Ｅ２と電圧
Ｅ１間に第２のＣＭＯＳインバータ７を接続し、これら
の出力端子５８，６８に信号線７０を接続した。いま、
入力端子５７を低レベル、入力端子６７を高レベルにす
るとＭＯＳトランジスタ５１と６２がオンとなり、ＭＯ
Ｓトランジスタ９１と６１がオフとなる。ところが、Ｍ
ＯＳトランジスタ５１と６２のソースにはともに電圧Ｅ
１が印加されているため、入出力端子５８，６８はとも
に中間レベルとなり、ＭＯＳトランジスタ５１と６２間
に貫通電流は流れない。
能な同時双方向入出力回路の提供。 【構成】 電圧Ｅ１と接地電圧Ｇ間に第１のＣＭＯＳイ
ンバータ５を接続し、電圧Ｅ１の２倍の電圧Ｅ２と電圧
Ｅ１間に第２のＣＭＯＳインバータ７を接続し、これら
の出力端子５８，６８に信号線７０を接続した。いま、
入力端子５７を低レベル、入力端子６７を高レベルにす
るとＭＯＳトランジスタ５１と６２がオンとなり、ＭＯ
Ｓトランジスタ９１と６１がオフとなる。ところが、Ｍ
ＯＳトランジスタ５１と６２のソースにはともに電圧Ｅ
１が印加されているため、入出力端子５８，６８はとも
に中間レベルとなり、ＭＯＳトランジスタ５１と６２間
に貫通電流は流れない。
Description
【０００１】
【産業上の利用分野】本発明は同時双方向入出力回路に
関し、特にＭＯＳトランジスタを用いた同時双方向入出
力回路に関する。
関し、特にＭＯＳトランジスタを用いた同時双方向入出
力回路に関する。
【０００２】
【従来の技術】図２は従来の同時双方向入出力回路の一
回路図である。従来の同時双方向入出力回路は、電源電
圧Ｅと接地電圧Ｇとの間に設けられたＰ型ＭＯＳトラン
ジスタ５１とＮ型ＭＯＳトランジスタ５２からなる第１
のＣＭＯＳインバータと、電源電圧Ｅと電源電圧Ｅの１
／２の電圧との中間レベルの電圧（第１参照電圧）を基
準電圧ＶＲＦＨとし、この基準電圧ＶＲＦＨと出力電圧
レベルとを比較する比較回路５３と、電源電圧Ｅの１／
２の電圧と接地電圧Ｇの中間レベルの電圧（第２参照電
圧）を基準電圧ＶＲＦＬとし、この基準電圧ＶＲＦＬと
出力電圧レベルとを比較する比較回路５４と、これら比
較回路５３，５４の比較結果と入力電圧レベルとに基づ
き相手方からの出力電圧レベルを判定する判定回路５５
とからなる第１の双方向入出力回路５０と、電源電圧Ｅ
と接地電圧Ｇとの間に設けられたＰ型ＭＯＳトランジス
タ６１とＮ型ＭＯＳトランジスタ６２からなる第２のＣ
ＭＯＳインバータと、基準電圧ＶＲＦＨと出力電圧レベ
ルとを比較する比較回路６３と、基準電圧ＶＲＦＬと出
力電圧レベルとを比較する比較回路６４と、これら比較
回路６３，６４の比較結果と入力電圧レベルとに基づき
相手方からの出力電圧レベルを判定する判定回路６５と
からなる第１の双方向入出力回路６０と、第１および第
２双方向入出力回路５０，６０の共通入出力信号線７０
（以下、信号線７０という。）とからなる。
回路図である。従来の同時双方向入出力回路は、電源電
圧Ｅと接地電圧Ｇとの間に設けられたＰ型ＭＯＳトラン
ジスタ５１とＮ型ＭＯＳトランジスタ５２からなる第１
のＣＭＯＳインバータと、電源電圧Ｅと電源電圧Ｅの１
／２の電圧との中間レベルの電圧（第１参照電圧）を基
準電圧ＶＲＦＨとし、この基準電圧ＶＲＦＨと出力電圧
レベルとを比較する比較回路５３と、電源電圧Ｅの１／
２の電圧と接地電圧Ｇの中間レベルの電圧（第２参照電
圧）を基準電圧ＶＲＦＬとし、この基準電圧ＶＲＦＬと
出力電圧レベルとを比較する比較回路５４と、これら比
較回路５３，５４の比較結果と入力電圧レベルとに基づ
き相手方からの出力電圧レベルを判定する判定回路５５
とからなる第１の双方向入出力回路５０と、電源電圧Ｅ
と接地電圧Ｇとの間に設けられたＰ型ＭＯＳトランジス
タ６１とＮ型ＭＯＳトランジスタ６２からなる第２のＣ
ＭＯＳインバータと、基準電圧ＶＲＦＨと出力電圧レベ
ルとを比較する比較回路６３と、基準電圧ＶＲＦＬと出
力電圧レベルとを比較する比較回路６４と、これら比較
回路６３，６４の比較結果と入力電圧レベルとに基づき
相手方からの出力電圧レベルを判定する判定回路６５と
からなる第１の双方向入出力回路６０と、第１および第
２双方向入出力回路５０，６０の共通入出力信号線７０
（以下、信号線７０という。）とからなる。
【０００３】また、第１双方向入出力回路５０の入力側
には入力端子５７、双方向入出力端子５８と、出力端子
５９を備え、第２双方向入出力回路６０の入力側には入
力端子６７、双方向入出力端子６８と、出力端子６９を
備える。
には入力端子５７、双方向入出力端子５８と、出力端子
５９を備え、第２双方向入出力回路６０の入力側には入
力端子６７、双方向入出力端子６８と、出力端子６９を
備える。
【０００４】この同時双方向入出力回路において、ま
ず、第１双方向入出力回路５０の入力端子５７および第
２双方向入出力回路６０の入力端子６７がともに高レベ
ルの場合は、Ｎ型ＭＯＳトランジスタ５２，６２がオン
となり、Ｐ型ＭＯＳトランジスタ５１，６１がオフとな
るため、信号線７０は低レベルとなる。
ず、第１双方向入出力回路５０の入力端子５７および第
２双方向入出力回路６０の入力端子６７がともに高レベ
ルの場合は、Ｎ型ＭＯＳトランジスタ５２，６２がオン
となり、Ｐ型ＭＯＳトランジスタ５１，６１がオフとな
るため、信号線７０は低レベルとなる。
【０００５】また、第１双方向入出力回路５０の入力端
子５７および第２双方向入出力回路６０の入力端子６７
がともに低レベルの場合は、Ｐ型ＭＯＳトランジスタ５
１，６１がオンとなり、Ｎ型ＭＯＳトランジスタ５２，
６２がオフとなるため、信号線７０は高レベルとなる。
子５７および第２双方向入出力回路６０の入力端子６７
がともに低レベルの場合は、Ｐ型ＭＯＳトランジスタ５
１，６１がオンとなり、Ｎ型ＭＯＳトランジスタ５２，
６２がオフとなるため、信号線７０は高レベルとなる。
【０００６】また、第１双方向入出力回路５０の入力端
子５７が高レベルで、第２双方向入出力回路６０の入力
端子６７が低レベルの場合は、Ｎ型ＭＯＳトランジスタ
５２，Ｐ型ＭＯＳトランジスタ６１がオンとなり、Ｐ型
ＭＯＳトランジスタ５１，Ｎ型ＭＯＳトランジスタ６２
がオフとなるため、入出力端子５８は低レベル、入出力
端子６８は高レベルとなり、入出力端子５８，６８間で
バスファイト状態となる。したがって、この両入出力端
子５８，６８が接続される信号線７０は高レベルと低レ
ベルの中間である中間レベルとなる。この時、Ｐ型ＣＭ
ＯＳトランジスタ６１からＮ型ＭＯＳトランジスタ５２
に貫通電流が流れる。
子５７が高レベルで、第２双方向入出力回路６０の入力
端子６７が低レベルの場合は、Ｎ型ＭＯＳトランジスタ
５２，Ｐ型ＭＯＳトランジスタ６１がオンとなり、Ｐ型
ＭＯＳトランジスタ５１，Ｎ型ＭＯＳトランジスタ６２
がオフとなるため、入出力端子５８は低レベル、入出力
端子６８は高レベルとなり、入出力端子５８，６８間で
バスファイト状態となる。したがって、この両入出力端
子５８，６８が接続される信号線７０は高レベルと低レ
ベルの中間である中間レベルとなる。この時、Ｐ型ＣＭ
ＯＳトランジスタ６１からＮ型ＭＯＳトランジスタ５２
に貫通電流が流れる。
【０００７】一方、第１双方向入出力回路５０の入力端
子５７が低レベルで、第２双方向入出力回路６０の入力
端子６７が高レベルの場合は、Ｐ型ＭＯＳトランジスタ
５１，Ｎ型ＭＯＳトランジスタ６２がオンとなり、Ｎ型
ＭＯＳトランジスタ５２，Ｐ型ＭＯＳトランジスタ６１
がオフとなるため、入出力端子５８は高レベル、入出力
端子６８は低レベルとなり、入出力端子５８，６８間で
バスファイト状態となる。したがって、この両入出力端
子５８，６８が接続される信号線７０は高レベルと低レ
ベルの中間である中間レベルとなる。この時、Ｐ型ＭＯ
Ｓトランジスタ５１からＮ型ＭＯＳトランジスタ６２に
貫通電流が流れる。
子５７が低レベルで、第２双方向入出力回路６０の入力
端子６７が高レベルの場合は、Ｐ型ＭＯＳトランジスタ
５１，Ｎ型ＭＯＳトランジスタ６２がオンとなり、Ｎ型
ＭＯＳトランジスタ５２，Ｐ型ＭＯＳトランジスタ６１
がオフとなるため、入出力端子５８は高レベル、入出力
端子６８は低レベルとなり、入出力端子５８，６８間で
バスファイト状態となる。したがって、この両入出力端
子５８，６８が接続される信号線７０は高レベルと低レ
ベルの中間である中間レベルとなる。この時、Ｐ型ＭＯ
Ｓトランジスタ５１からＮ型ＭＯＳトランジスタ６２に
貫通電流が流れる。
【０００８】すなわち、第１および第２双方向入出力回
路５０，６０の出力レベルが相互に異なる場合には貫通
電流が流れることになり、１／２の確率で貫通電流が流
れる。
路５０，６０の出力レベルが相互に異なる場合には貫通
電流が流れることになり、１／２の確率で貫通電流が流
れる。
【０００９】また、第１双方向入出力回路５０側で第２
双方向入出力回路６０の出力レベルの判断を行うには、
両者を接続する信号線７０の電位が高レベル、低レベル
または中間レベルのいずれであるかを判定することで可
能となる。
双方向入出力回路６０の出力レベルの判断を行うには、
両者を接続する信号線７０の電位が高レベル、低レベル
または中間レベルのいずれであるかを判定することで可
能となる。
【００１０】図３は入力端子のレベルと信号線のレベル
の対照図である。この図にてＨは高レベル、Ｌは低レベ
ル、Ｍは中間レベルを示す。この表から入力端子５７の
レベルがＨの場合、信号線７０のレベルがＬの時は入力
端子６７のレベルがＨ、信号線７０のレベルがＭの時は
入力端子６７のレベルがＬとなり、入力端子５７のレベ
ルがＬの場合、信号線７０のレベルがＭの時は入力端子
６７のレベルがＨ、信号線７０のレベルがＨの時は入力
端子６７のレベルがＬとなることが分かる。すなわち、
自己の入力レベルと信号線７０のレベルとから相手方が
出力した信号のレベルが分かる。
の対照図である。この図にてＨは高レベル、Ｌは低レベ
ル、Ｍは中間レベルを示す。この表から入力端子５７の
レベルがＨの場合、信号線７０のレベルがＬの時は入力
端子６７のレベルがＨ、信号線７０のレベルがＭの時は
入力端子６７のレベルがＬとなり、入力端子５７のレベ
ルがＬの場合、信号線７０のレベルがＭの時は入力端子
６７のレベルがＨ、信号線７０のレベルがＨの時は入力
端子６７のレベルがＬとなることが分かる。すなわち、
自己の入力レベルと信号線７０のレベルとから相手方が
出力した信号のレベルが分かる。
【００１１】いま、入力端子５７のレベルがＨ、信号線
７０のレベルがＬの場合は、比較回路５３からＬ、比較
回路５４からＬが出力される。この場合、判定回路５５
は入力端子５７のレベルＨ、比較回路５３，５４のレベ
ルＬに基づいて出力端子５９にレベルＨを出力する。
７０のレベルがＬの場合は、比較回路５３からＬ、比較
回路５４からＬが出力される。この場合、判定回路５５
は入力端子５７のレベルＨ、比較回路５３，５４のレベ
ルＬに基づいて出力端子５９にレベルＨを出力する。
【００１２】次に、入力端子５７のレベルがＨ、信号線
７０のレベルがＭの場合は、比較回路５３からＬ、比較
回路５４からＨが出力される。この場合、判定回路５５
は入力端子５７のレベルＨ、比較回路５３のレベルＬ，
比較回路５４のレベルＨに基づいて出力端子５９にレベ
ルＬを出力する。
７０のレベルがＭの場合は、比較回路５３からＬ、比較
回路５４からＨが出力される。この場合、判定回路５５
は入力端子５７のレベルＨ、比較回路５３のレベルＬ，
比較回路５４のレベルＨに基づいて出力端子５９にレベ
ルＬを出力する。
【００１３】次に、入力端子５７のレベルがＬ、信号線
７０のレベルがＭの場合は、比較回路５３からＬ、比較
回路５４からＨが出力される。この場合、判定回路５５
は入力端子５７のレベルＬ、比較回路５３のレベルＬ，
比較回路５４のレベルＨに基づいて出力端子５９にレベ
ルＨを出力する。
７０のレベルがＭの場合は、比較回路５３からＬ、比較
回路５４からＨが出力される。この場合、判定回路５５
は入力端子５７のレベルＬ、比較回路５３のレベルＬ，
比較回路５４のレベルＨに基づいて出力端子５９にレベ
ルＨを出力する。
【００１４】次に、入力端子５７のレベルがＬ、信号線
７０のレベルがＨの場合は、比較回路５３からＨ、比較
回路５４からＨが出力される。この場合、判定回路５５
は入力端子５７のレベルＬ、比較回路５３，５４のレベ
ルＨに基づいて出力端子５９にレベルＬを出力する。
７０のレベルがＨの場合は、比較回路５３からＨ、比較
回路５４からＨが出力される。この場合、判定回路５５
は入力端子５７のレベルＬ、比較回路５３，５４のレベ
ルＨに基づいて出力端子５９にレベルＬを出力する。
【００１５】なお、第２双方向入出力回路６０側で第１
双方向入出力回路５０の出力レベルの判断を行うのも第
１双方向入出力回路５０側で第２双方向入出力回路６０
の出力レベルの判断を行うのと同様にできるため、この
説明は省略する。
双方向入出力回路５０の出力レベルの判断を行うのも第
１双方向入出力回路５０側で第２双方向入出力回路６０
の出力レベルの判断を行うのと同様にできるため、この
説明は省略する。
【００１６】
【発明が解決しようとする課題】しかし、従来の同時双
方向入出力回路では１／２の確率で貫通電流が流れるた
め消費電流が大きくなるという欠点があった。
方向入出力回路では１／２の確率で貫通電流が流れるた
め消費電流が大きくなるという欠点があった。
【００１７】そこで本発明の目的は、貫通電流が流れる
確率を低下させることが可能な同時双方向入出力回路を
提供することにある。
確率を低下させることが可能な同時双方向入出力回路を
提供することにある。
【００１８】
【課題を解決するための手段】前記課題を解決するため
に本発明は、第１の電源電圧と基準電圧との間に設けら
れた第１のＣＭＯＳインバータと、前記第１の電源電圧
の２倍の電源電圧と前記第１の電源電圧との間に設けら
れ、前記第１のＣＭＯＳインバータの出力と共通接続さ
れた出力を有する第２のＣＭＯＳインバータとからなる
ことを特徴とする。
に本発明は、第１の電源電圧と基準電圧との間に設けら
れた第１のＣＭＯＳインバータと、前記第１の電源電圧
の２倍の電源電圧と前記第１の電源電圧との間に設けら
れ、前記第１のＣＭＯＳインバータの出力と共通接続さ
れた出力を有する第２のＣＭＯＳインバータとからなる
ことを特徴とする。
【００１９】
【作用】第１のＣＭＯＳインバータの第１の電源電圧側
のＭＯＳトランジスタと第２のＣＭＯＳインバータの第
１の電源電圧側のＭＯＳトランジスタとがオンとなると
き、すなわち第１のＣＭＯＳインバータに低レベル信号
が入力され、第２のＣＭＯＳインバータに高レベルが入
力される場合は、両ＭＯＳトランジスタに同一電源電圧
（第１の電源電圧）が印加されるため、第１のＣＭＯＳ
インバータの出力端子と第２のＣＭＯＳインバータの出
力端子のレベルは等しくり、よって両トランジスタ間に
貫通電流は流れない。
のＭＯＳトランジスタと第２のＣＭＯＳインバータの第
１の電源電圧側のＭＯＳトランジスタとがオンとなると
き、すなわち第１のＣＭＯＳインバータに低レベル信号
が入力され、第２のＣＭＯＳインバータに高レベルが入
力される場合は、両ＭＯＳトランジスタに同一電源電圧
（第１の電源電圧）が印加されるため、第１のＣＭＯＳ
インバータの出力端子と第２のＣＭＯＳインバータの出
力端子のレベルは等しくり、よって両トランジスタ間に
貫通電流は流れない。
【００２０】
【実施例】以下、本発明の実施例について添付図面を参
照しながら説明する。図１は本発明に係る同時双方向入
出力回路の一実施例の回路図である。なお、同図におい
て従来例の同時双方向入出力回路と同様な構成部分につ
いては同一番号を付し、その説明を省略する。
照しながら説明する。図１は本発明に係る同時双方向入
出力回路の一実施例の回路図である。なお、同図におい
て従来例の同時双方向入出力回路と同様な構成部分につ
いては同一番号を付し、その説明を省略する。
【００２１】同時双方向入出力回路は第１の入出力回路
１と、第２の入出力回路２と、両入出力回路１，２の出
力が共通接続される信号線７０とからなる。
１と、第２の入出力回路２と、両入出力回路１，２の出
力が共通接続される信号線７０とからなる。
【００２２】また、第１の入出力回路１は第１のＣＭＯ
Ｓインバータ５と、信号判定部６とからなり、第２の入
出力回路２は第２のＣＭＯＳインバータ７と、信号判定
部８とからなる。
Ｓインバータ５と、信号判定部６とからなり、第２の入
出力回路２は第２のＣＭＯＳインバータ７と、信号判定
部８とからなる。
【００２３】さらに、第１のＣＭＯＳインバータ５は、
ソースに第１の電源電圧Ｅ１が印加されるＰ型ＭＯＳト
ランジスタ５１と、このＰ型ＭＯＳトランジスタ５１の
ドレインとそのソースが接続され、かつそのドレインと
ゲートが共通接続されたＰ型ＭＯＳトランジスタ１１
と、このＰ型ＭＯＳトランジスタ１１のドレインとその
ドレインとが接続され、そのソースが接地され、そのゲ
ートがＰ型ＭＯＳトランジスタ５１のゲートと接続され
るＮ型ＭＯＳトランジスタ５２とからなり、Ｐ型ＭＯＳ
トランジスタ５１およびＮ型ＭＯＳトランジスタ５２の
ゲートは入力端子５７と接続され、Ｐ型ＭＯＳトランジ
スタ１１のドレインは入出力端子５８と接続される。
ソースに第１の電源電圧Ｅ１が印加されるＰ型ＭＯＳト
ランジスタ５１と、このＰ型ＭＯＳトランジスタ５１の
ドレインとそのソースが接続され、かつそのドレインと
ゲートが共通接続されたＰ型ＭＯＳトランジスタ１１
と、このＰ型ＭＯＳトランジスタ１１のドレインとその
ドレインとが接続され、そのソースが接地され、そのゲ
ートがＰ型ＭＯＳトランジスタ５１のゲートと接続され
るＮ型ＭＯＳトランジスタ５２とからなり、Ｐ型ＭＯＳ
トランジスタ５１およびＮ型ＭＯＳトランジスタ５２の
ゲートは入力端子５７と接続され、Ｐ型ＭＯＳトランジ
スタ１１のドレインは入出力端子５８と接続される。
【００２４】また、信号判定部６は、一方の入力側が入
出力端子５８と接続され、他方の端子に第１の電源電圧
Ｅ１とこの第１の電源電圧Ｅ１の２倍の電圧Ｅ２との中
間電圧ＶＲＦＨ２（第１参照電圧）が印加される比較回
路５３と、一方の入力側が入出力端子５８と接続され、
他方の端子に第１の電源電圧Ｅ１と接地電圧との中間電
圧ＶＲＦＬ２（第２参照電圧）が印加される比較回路５
４と、比較回路５３，５４および入力端子５７のレベル
から第２の入出力回路２から出力された信号のレベルを
判定する判定回路５５とからなり、判定回路５５での判
定結果は出力端子５９に出力される。
出力端子５８と接続され、他方の端子に第１の電源電圧
Ｅ１とこの第１の電源電圧Ｅ１の２倍の電圧Ｅ２との中
間電圧ＶＲＦＨ２（第１参照電圧）が印加される比較回
路５３と、一方の入力側が入出力端子５８と接続され、
他方の端子に第１の電源電圧Ｅ１と接地電圧との中間電
圧ＶＲＦＬ２（第２参照電圧）が印加される比較回路５
４と、比較回路５３，５４および入力端子５７のレベル
から第２の入出力回路２から出力された信号のレベルを
判定する判定回路５５とからなり、判定回路５５での判
定結果は出力端子５９に出力される。
【００２５】一方、第２のＣＭＯＳインバータ７は、ソ
ースに第１の電源電圧Ｅ１の２倍の電源電圧Ｅ２が印加
されるＰ型ＭＯＳトランジスタ６１と、このＰ型ＭＯＳ
トランジスタ６１のドレインとそのドレイン、ゲートが
接続されるＮ型ＭＯＳトランジスタ１５と、このＮ型Ｍ
ＯＳトランジスタ１５のソースとそのドレインが接続さ
れ、そのソースに第１の電源電圧Ｅ１が印加され、その
ゲートがＰ型ＭＯＳトランジスタ６１のゲートと接続さ
れるＮ型ＭＯＳトランジスタ６２とからなり、Ｐ型ＭＯ
Ｓトランジスタ６１およびＮ型ＭＯＳトランジスタ６２
のゲートは入力端子６７と接続され、Ｎ型ＭＯＳトラン
ジスタ１５のドレインは入出力端子６８と接続される。
ースに第１の電源電圧Ｅ１の２倍の電源電圧Ｅ２が印加
されるＰ型ＭＯＳトランジスタ６１と、このＰ型ＭＯＳ
トランジスタ６１のドレインとそのドレイン、ゲートが
接続されるＮ型ＭＯＳトランジスタ１５と、このＮ型Ｍ
ＯＳトランジスタ１５のソースとそのドレインが接続さ
れ、そのソースに第１の電源電圧Ｅ１が印加され、その
ゲートがＰ型ＭＯＳトランジスタ６１のゲートと接続さ
れるＮ型ＭＯＳトランジスタ６２とからなり、Ｐ型ＭＯ
Ｓトランジスタ６１およびＮ型ＭＯＳトランジスタ６２
のゲートは入力端子６７と接続され、Ｎ型ＭＯＳトラン
ジスタ１５のドレインは入出力端子６８と接続される。
【００２６】また、信号判定部８は、一方の入力側が入
出力端子６８と接続され、他方の端子に第１の電源電圧
Ｅ１とこの第１の電源電圧Ｅ１の２倍の電圧Ｅ２との中
間電圧ＶＲＦＨ２（第１参照電圧）が印加される比較回
路６３と、一方の入力側が入出力端子６８と接続され、
他方の端子に第１の電源電圧Ｅ１と接地電圧との中間電
圧ＶＲＦＬ２（第２参照電圧）が印加される比較回路６
４と、比較回路６３，６４および入力端子６７のレベル
から第１の入出力回路１から出力された信号のレベルを
判定する判定回路６５とからなり、判定回路６５での判
定結果は出力端子６９に出力される。
出力端子６８と接続され、他方の端子に第１の電源電圧
Ｅ１とこの第１の電源電圧Ｅ１の２倍の電圧Ｅ２との中
間電圧ＶＲＦＨ２（第１参照電圧）が印加される比較回
路６３と、一方の入力側が入出力端子６８と接続され、
他方の端子に第１の電源電圧Ｅ１と接地電圧との中間電
圧ＶＲＦＬ２（第２参照電圧）が印加される比較回路６
４と、比較回路６３，６４および入力端子６７のレベル
から第１の入出力回路１から出力された信号のレベルを
判定する判定回路６５とからなり、判定回路６５での判
定結果は出力端子６９に出力される。
【００２７】さらに、Ｎ型ＭＯＳトランジスタ５２とＰ
型ＭＯＳトランジスタ６１の夫々オン状態でのインピー
ダンス（すなわち、オン抵抗）は、 （電圧Ｅ２−電圧Ｅ１）：（電圧Ｅ１−接地電圧Ｇ）＝
Ｎ型ＭＯＳトランジスタ５２のオン抵抗：Ｐ型ＭＯＳト
ランジスタ６１のオン抵抗 の関係を満足するものとする。
型ＭＯＳトランジスタ６１の夫々オン状態でのインピー
ダンス（すなわち、オン抵抗）は、 （電圧Ｅ２−電圧Ｅ１）：（電圧Ｅ１−接地電圧Ｇ）＝
Ｎ型ＭＯＳトランジスタ５２のオン抵抗：Ｐ型ＭＯＳト
ランジスタ６１のオン抵抗 の関係を満足するものとする。
【００２８】次に、この同時双方向入出力回路の動作に
ついて説明する。まず、第１の入出力回路１の入力端子
５７および第２の入出力回路２の入力端子６７がともに
高レベルの場合は、Ｎ型ＭＯＳトランジスタ５２，６２
がオンとなり、Ｐ型ＭＯＳトランジスタ５１，６１がオ
フとなる。また、Ｎ型ＭＯＳトランジスタ５２がオンで
あることからＰ型ＭＯＳトランジスタ１１のゲート、Ｎ
型ＭＯＳトランジスタ１５のゲートはともに低レベルと
なり、Ｐ型ＭＯＳトランジスタ１１はオン、Ｎ型ＭＯＳ
トランジスタ１５はオフとなる。これらの結果、入出力
端子５８，６８ともに低レベルとなりバスファイトは生
じない。また、信号線７０は低レベルとなる。
ついて説明する。まず、第１の入出力回路１の入力端子
５７および第２の入出力回路２の入力端子６７がともに
高レベルの場合は、Ｎ型ＭＯＳトランジスタ５２，６２
がオンとなり、Ｐ型ＭＯＳトランジスタ５１，６１がオ
フとなる。また、Ｎ型ＭＯＳトランジスタ５２がオンで
あることからＰ型ＭＯＳトランジスタ１１のゲート、Ｎ
型ＭＯＳトランジスタ１５のゲートはともに低レベルと
なり、Ｐ型ＭＯＳトランジスタ１１はオン、Ｎ型ＭＯＳ
トランジスタ１５はオフとなる。これらの結果、入出力
端子５８，６８ともに低レベルとなりバスファイトは生
じない。また、信号線７０は低レベルとなる。
【００２９】また、第１の入出力回路１の入力端子５７
および第２の入出力回路２の入力端子６７がともに低レ
ベルの場合は、Ｎ型ＭＯＳトランジスタ５１，６１がオ
ンとなり、Ｐ型ＭＯＳトランジスタ５２，６２がオフと
なる。また、Ｎ型ＭＯＳトランジスタ６１がオンとなる
ことからＮ型ＭＯＳトランジスタ１５のゲートおよびＰ
型ＭＯＳトランジスタ１１のゲートは高レベルとなり、
Ｎ型ＭＯＳトランジスタ１５はオン、Ｐ型ＭＯＳトラン
ジスタ１１はオフとなる。これらの結果、入出力端子５
８，６８ともに高レベルとなりバスファイトは生じな
い。また、信号線７０は高レベルとなる。
および第２の入出力回路２の入力端子６７がともに低レ
ベルの場合は、Ｎ型ＭＯＳトランジスタ５１，６１がオ
ンとなり、Ｐ型ＭＯＳトランジスタ５２，６２がオフと
なる。また、Ｎ型ＭＯＳトランジスタ６１がオンとなる
ことからＮ型ＭＯＳトランジスタ１５のゲートおよびＰ
型ＭＯＳトランジスタ１１のゲートは高レベルとなり、
Ｎ型ＭＯＳトランジスタ１５はオン、Ｐ型ＭＯＳトラン
ジスタ１１はオフとなる。これらの結果、入出力端子５
８，６８ともに高レベルとなりバスファイトは生じな
い。また、信号線７０は高レベルとなる。
【００３０】また、第１の入出力回路１の入力端子５７
が高レベルで第２の入出力回路２の入力端子６７が低レ
ベルの場合は、Ｎ型ＭＯＳトランジスタ５２およびＰ型
ＭＯＳトランジスタ６１がオンとなり、Ｐ型ＭＯＳトラ
ンジスタ５１およびＮ型ＭＯＳトランジスタ６２がオフ
となる。また、Ｐ型ＭＯＳトランジスタ６１がオンとな
ることからＮ型ＭＯＳトランジスタ１５のゲートおよび
Ｐ型ＭＯＳトランジスタ１１のゲートは高レベルとな
り、Ｎ型ＭＯＳトランジスタ１５はオン、Ｐ型ＭＯＳト
ランジスタ１１はオフとなる。これらの結果、入出力端
子５８は低レベル，入出力端子６８は高レベルとなりバ
スファイトが生じ、Ｐ型ＭＯＳトランジスタ６１からＮ
型ＭＯＳトランジスタ５２に貫通電流が流れる。また、
オン状態でのＰ型ＭＯＳトランジスタ６１とＮ型ＭＯＳ
トランジスタ５２のインピーダンスを合わせているた
め、信号線７０はのレベルは中間レベル、すなわち電圧
Ｅ１となる。
が高レベルで第２の入出力回路２の入力端子６７が低レ
ベルの場合は、Ｎ型ＭＯＳトランジスタ５２およびＰ型
ＭＯＳトランジスタ６１がオンとなり、Ｐ型ＭＯＳトラ
ンジスタ５１およびＮ型ＭＯＳトランジスタ６２がオフ
となる。また、Ｐ型ＭＯＳトランジスタ６１がオンとな
ることからＮ型ＭＯＳトランジスタ１５のゲートおよび
Ｐ型ＭＯＳトランジスタ１１のゲートは高レベルとな
り、Ｎ型ＭＯＳトランジスタ１５はオン、Ｐ型ＭＯＳト
ランジスタ１１はオフとなる。これらの結果、入出力端
子５８は低レベル，入出力端子６８は高レベルとなりバ
スファイトが生じ、Ｐ型ＭＯＳトランジスタ６１からＮ
型ＭＯＳトランジスタ５２に貫通電流が流れる。また、
オン状態でのＰ型ＭＯＳトランジスタ６１とＮ型ＭＯＳ
トランジスタ５２のインピーダンスを合わせているた
め、信号線７０はのレベルは中間レベル、すなわち電圧
Ｅ１となる。
【００３１】さて、第１の入出力回路１の入力端子５７
が低レベルで第２の入出力回路２の入力端子６７が高レ
ベルの場合は、Ｐ型ＣＭＯＳトランジスタ５１およびＮ
型ＭＯＳトランジスタ６２がオンとなり、Ｎ型ＭＯＳト
ランジスタ５２およびＰ型ＭＯＳトランジスタ６１がオ
フとなる。この時、オンしているＰ型ＭＯＳトランジス
タ５１およびＮ型ＭＯＳトランジスタ６２のソースには
ともに電圧Ｅ１が印加されているため入出力端子５８，
６８はともに電圧Ｅ１となり、よって信号線７０も電圧
Ｅ１、すなわち中間レベルとなる。また、Ｐ型ＣＭＯＳ
トランジスタ５１とＮ型ＣＭＯＳトランジスタ６２間に
貫通電流が流れることもない。
が低レベルで第２の入出力回路２の入力端子６７が高レ
ベルの場合は、Ｐ型ＣＭＯＳトランジスタ５１およびＮ
型ＭＯＳトランジスタ６２がオンとなり、Ｎ型ＭＯＳト
ランジスタ５２およびＰ型ＭＯＳトランジスタ６１がオ
フとなる。この時、オンしているＰ型ＭＯＳトランジス
タ５１およびＮ型ＭＯＳトランジスタ６２のソースには
ともに電圧Ｅ１が印加されているため入出力端子５８，
６８はともに電圧Ｅ１となり、よって信号線７０も電圧
Ｅ１、すなわち中間レベルとなる。また、Ｐ型ＣＭＯＳ
トランジスタ５１とＮ型ＣＭＯＳトランジスタ６２間に
貫通電流が流れることもない。
【００３２】次に、判定部６，８の動作について説明す
る。なお、判定部６，８はともに同様の動作をするため
判定部６について説明し、判定部８の説明は省略する。
また、この判定部６，８の動作は従来例と同様である。
る。なお、判定部６，８はともに同様の動作をするため
判定部６について説明し、判定部８の説明は省略する。
また、この判定部６，８の動作は従来例と同様である。
【００３３】第１双方向入出力回路１側で第２双方向入
出力回路２の出力レベルの判断を行うには、両者を接続
する信号線７０の電位が高レベル、低レベルまたは中間
レベルのいずれであるかを判定することで可能となる。
なお、以下の説明において図３を参照する。
出力回路２の出力レベルの判断を行うには、両者を接続
する信号線７０の電位が高レベル、低レベルまたは中間
レベルのいずれであるかを判定することで可能となる。
なお、以下の説明において図３を参照する。
【００３４】図３にてＨは高レベル、Ｌは低レベル、Ｍ
は中間レベルを示す。この表から入力端子５７のレベル
がＨの場合、信号線７０のレベルがＬの時は入力端子６
７のレベルがＨ、信号線７０のレベルがＭの時は入力端
子６７のレベルがＬとなり、入力端子５７のレベルがＬ
の場合、信号線７０のレベルがＭの時は入力端子６７の
レベルがＨ、信号線７０のレベルがＨの時は入力端子６
７のレベルがＬとなることが分かる。すなわち、自己の
入力レベルと信号線７０のレベルとから相手方が出力し
た信号のレベルが分かる。
は中間レベルを示す。この表から入力端子５７のレベル
がＨの場合、信号線７０のレベルがＬの時は入力端子６
７のレベルがＨ、信号線７０のレベルがＭの時は入力端
子６７のレベルがＬとなり、入力端子５７のレベルがＬ
の場合、信号線７０のレベルがＭの時は入力端子６７の
レベルがＨ、信号線７０のレベルがＨの時は入力端子６
７のレベルがＬとなることが分かる。すなわち、自己の
入力レベルと信号線７０のレベルとから相手方が出力し
た信号のレベルが分かる。
【００３５】いま、入力端子５７のレベルがＨ、信号線
７０のレベルがＬの場合は、比較回路５３からＬ、比較
回路５４からＬが出力される。この場合、判定回路５５
は入力端子５７のレベルＨ、比較回路５３，５４のレベ
ルＬに基づいて出力端子５９にレベルＨを出力する。
７０のレベルがＬの場合は、比較回路５３からＬ、比較
回路５４からＬが出力される。この場合、判定回路５５
は入力端子５７のレベルＨ、比較回路５３，５４のレベ
ルＬに基づいて出力端子５９にレベルＨを出力する。
【００３６】次に、入力端子５７のレベルがＨ、信号線
７０のレベルがＭの場合は、比較回路５３からＬ、比較
回路５４からＨが出力される。この場合、判定回路５５
は入力端子５７のレベルＨ、比較回路５３のレベルＬ，
比較回路５４のレベルＨに基づいて出力端子５９にレベ
ルＬを出力する。
７０のレベルがＭの場合は、比較回路５３からＬ、比較
回路５４からＨが出力される。この場合、判定回路５５
は入力端子５７のレベルＨ、比較回路５３のレベルＬ，
比較回路５４のレベルＨに基づいて出力端子５９にレベ
ルＬを出力する。
【００３７】次に、入力端子５７のレベルがＬ、信号線
７０のレベルがＭの場合は、比較回路５３からＬ、比較
回路５４からＨが出力される。この場合、判定回路５５
は入力端子５７のレベルＬ、比較回路５３のレベルＬ，
比較回路５４のレベルＨに基づいて出力端子５９にレベ
ルＨを出力する。
７０のレベルがＭの場合は、比較回路５３からＬ、比較
回路５４からＨが出力される。この場合、判定回路５５
は入力端子５７のレベルＬ、比較回路５３のレベルＬ，
比較回路５４のレベルＨに基づいて出力端子５９にレベ
ルＨを出力する。
【００３８】次に、入力端子５７のレベルがＬ、信号線
７０のレベルがＨの場合は、比較回路５３からＨ、比較
回路５４からＨが出力される。この場合、判定回路５５
は入力端子５７のレベルＬ、比較回路５３，５４のレベ
ルＨに基づいて出力端子５９にレベルＬを出力する。
７０のレベルがＨの場合は、比較回路５３からＨ、比較
回路５４からＨが出力される。この場合、判定回路５５
は入力端子５７のレベルＬ、比較回路５３，５４のレベ
ルＨに基づいて出力端子５９にレベルＬを出力する。
【００３９】なお、本実施例ではＭＯＳトランジスタで
回路構成したが、ＭＯＳトランジスタに代えてバイポー
ラトランジスタを用いることも可能である。すなわち、
Ｐ型ＭＯＳトランジスタの代わりにＰＮＰ型バイポーラ
トランジスタを用い、Ｎ型ＭＯＳトランジスタの代わり
にＮＰＮ型バイポーラトランジスタを用いることが可能
である。
回路構成したが、ＭＯＳトランジスタに代えてバイポー
ラトランジスタを用いることも可能である。すなわち、
Ｐ型ＭＯＳトランジスタの代わりにＰＮＰ型バイポーラ
トランジスタを用い、Ｎ型ＭＯＳトランジスタの代わり
にＮＰＮ型バイポーラトランジスタを用いることが可能
である。
【００４０】
【発明の効果】本発明によれば、第１の電源電圧と基準
電圧との間に設けられた第１のＣＭＯＳインバータと、
第１の電源電圧の２倍の電源電圧と第１の電源電圧との
間に設けられ、第１のＣＭＯＳインバータの出力と共通
接続された出力を有する第２のＣＭＯＳインバータとで
同時双方向入出力回路を構成したので、第１のＣＭＯＳ
インバータの第１の電源側のＭＯＳトランジスタおよび
第２のＣＭＯＳインバータの第１の電源側のＭＯＳトラ
ンジスタとがともにオンとなる場合は、両インバータと
も出力が中間レベルとなるため、バスファイトが発生せ
ず、両トランジスタ間に貫通電流が流れない。
電圧との間に設けられた第１のＣＭＯＳインバータと、
第１の電源電圧の２倍の電源電圧と第１の電源電圧との
間に設けられ、第１のＣＭＯＳインバータの出力と共通
接続された出力を有する第２のＣＭＯＳインバータとで
同時双方向入出力回路を構成したので、第１のＣＭＯＳ
インバータの第１の電源側のＭＯＳトランジスタおよび
第２のＣＭＯＳインバータの第１の電源側のＭＯＳトラ
ンジスタとがともにオンとなる場合は、両インバータと
も出力が中間レベルとなるため、バスファイトが発生せ
ず、両トランジスタ間に貫通電流が流れない。
【００４１】したがって、貫通電流が流れる確率を従来
の半分、すなわち１／４にすることができるため消費電
流を低減させることができる。
の半分、すなわち１／４にすることができるため消費電
流を低減させることができる。
【図１】本発明に係る同時双方向入出力回路の一実施例
の回路図である。
の回路図である。
【図２】従来の同時双方向入出力回路の一回路図であ
る。
る。
【図３】入力端子のレベルと信号線のレベルの対照図で
ある。
ある。
１ 第１の入出力回路 ２ 第２の入出力回路 ５ 第１のＣＭＯＳインバータ ６，８ 信号判定部 ７ 第２のＣＭＯＳインバータ７ １１，６１，５１ Ｐ型ＭＯＳトランジスタ ，１５，５２，６２ Ｎ型ＭＯＳトランジスタ ５３，５４ 比較回路 ６３，６４ 比較回路 ５５，６５ 判定回路 ７０ 信号線
Claims (7)
- 【請求項１】 第１の電源電圧と基準電圧との間に設け
られた第１のＣＭＯＳインバータと、前記第１の電源電
圧の２倍の電源電圧と前記第１の電源電圧との間に設け
られ、前記第１のＣＭＯＳインバータの出力と共通接続
された出力を有する第２のＣＭＯＳインバータとからな
ることを特徴とする同時双方向入出力回路。 - 【請求項２】 前記第１のＣＭＯＳインバータにおい
て、その出力と前記第１の電源電圧を供給する電源に近
い方のＭＯＳトランジスタとの間に設けられた第１の一
方向性素子と、前記第２のＣＭＯＳインバータにおい
て、その出力と前記第１の電源電圧を供給する電源に近
い方のＭＯＳトランジスタとの間に設けられた第２の一
方向性素子とを含むことを特徴とする請求項１記載の同
時双方向入出力回路。 - 【請求項３】 前記第１および第２の一方向性素子は、
ドレインとゲートとが共通接続されたダイオード接続構
成のＭＯＳトランジスタであることを特徴とする請求項
２記載の同時双方向入出力回路。 - 【請求項４】 前記第１および第２のＣＭＯＳインバー
タの出力の電圧レベルを夫々判定する判定手段を含むこ
とを特徴とする請求項１〜３いずれかに記載の同時双方
向入出力回路。 - 【請求項５】 前記判定手段は、前記第１および第２の
ＣＭＯＳインバータの出力信号線上の３値信号と前記第
１の電源電圧以上でその電源電圧の２倍以下の基準電圧
とを比較する第１の比較回路と、前記前記第１および第
２のＣＭＯＳインバータの出力信号線上の３値信号と前
記第１の電源電圧以下で接地電圧以上の基準電圧とを比
較する第２の比較回路と、前記第１および第２の比較回
路での比較結果と自己が入力した２値信号のレベルから
相手方が出力した信号のレベルを判定する判定回路とか
らなることを特徴とする請求項４記載の同時双方向入出
力回路。 - 【請求項６】 前記第１のＣＭＯＳインバータにおける
前記基準電圧側のＣＭＯＳトランジスタのオン抵抗と、
前記第２のＣＭＯＳインバータにおける前記第１の電源
電圧の２倍の電源電圧側のＭＯＳトランジスタのオン抵
抗との比は、（前記第１の電圧の２倍の電圧−前記第１
の電圧）と（前記第１の電圧−前記基準電圧）との比に
等しいことを特徴とする請求項１〜５のいずれかに記載
の同時双方向入出力回路。 - 【請求項７】 前記ＭＯＳトランジスタに代えてバイポ
ーラトランジスタを用いることを特徴とする請求項１〜
６のいずれかに記載の同時双方向入出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7117579A JP2728028B2 (ja) | 1995-05-17 | 1995-05-17 | 同時双方向入出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7117579A JP2728028B2 (ja) | 1995-05-17 | 1995-05-17 | 同時双方向入出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08316815A true JPH08316815A (ja) | 1996-11-29 |
| JP2728028B2 JP2728028B2 (ja) | 1998-03-18 |
Family
ID=14715320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7117579A Expired - Lifetime JP2728028B2 (ja) | 1995-05-17 | 1995-05-17 | 同時双方向入出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2728028B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003229917A (ja) * | 2002-02-05 | 2003-08-15 | Hitachi Ltd | データ伝送システム |
-
1995
- 1995-05-17 JP JP7117579A patent/JP2728028B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003229917A (ja) * | 2002-02-05 | 2003-08-15 | Hitachi Ltd | データ伝送システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2728028B2 (ja) | 1998-03-18 |
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