JPH08316463A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH08316463A JPH08316463A JP14236895A JP14236895A JPH08316463A JP H08316463 A JPH08316463 A JP H08316463A JP 14236895 A JP14236895 A JP 14236895A JP 14236895 A JP14236895 A JP 14236895A JP H08316463 A JPH08316463 A JP H08316463A
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- thickness
- operating
- barrier
- electron
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Abstract
(57)【要約】
【目的】 動作層の電子に対する基板側の障壁高さを高
くして短チャネル化しても動作層の電子が基板側へ注入
されることのないようにする。 【構成】 高抵抗基板１上に、バッファ層２、動作層
４、電子供給層５、高濃度ｎ型半導体層６、オーミック
電極７、ゲート電極８が形成されてなるＦＥＴにおい
て、動作層４より電子親和力の小さい半導体によりバッ
ファ層２を形成し、バッファ層２内の動作層４の近傍側
にこのバッファ層のエネルギーバンドのΓ谷より高いエ
ネルギーのΓ谷を有する半導体からなる厚さ２０ｎｍ以
下のバリア半導体層３を挿入する。
くして短チャネル化しても動作層の電子が基板側へ注入
されることのないようにする。 【構成】 高抵抗基板１上に、バッファ層２、動作層
４、電子供給層５、高濃度ｎ型半導体層６、オーミック
電極７、ゲート電極８が形成されてなるＦＥＴにおい
て、動作層４より電子親和力の小さい半導体によりバッ
ファ層２を形成し、バッファ層２内の動作層４の近傍側
にこのバッファ層のエネルギーバンドのΓ谷より高いエ
ネルギーのΓ谷を有する半導体からなる厚さ２０ｎｍ以
下のバリア半導体層３を挿入する。
Description
【０００１】
【産業上の利用分野】本発明は、電界効果トランジスタ
に関し、特に動作層と基板との間にヘテロバッファ層あ
るいは第２電子供給層を有する電界効果トランジスタの
結晶構造に関するものである。
に関し、特に動作層と基板との間にヘテロバッファ層あ
るいは第２電子供給層を有する電界効果トランジスタの
結晶構造に関するものである。
【０００２】
【従来の技術】従来、電界効果トランジスタは、素子の
高周波特性向上のためにゲート電極の微細化が図られて
きた。この微細化に伴ってソース・ドレイン間の電界強
度が高まり、ゲートによる制御機能が弱まるショートチ
ャネル効果が顕在化して素子特性が劣化する。従来、こ
れを防ぐ方法として、ゲート電極から動作層までの深さ
をゲート電極の長さに対し１／１０以下にする方法がと
られてきた。
高周波特性向上のためにゲート電極の微細化が図られて
きた。この微細化に伴ってソース・ドレイン間の電界強
度が高まり、ゲートによる制御機能が弱まるショートチ
ャネル効果が顕在化して素子特性が劣化する。従来、こ
れを防ぐ方法として、ゲート電極から動作層までの深さ
をゲート電極の長さに対し１／１０以下にする方法がと
られてきた。
【０００３】また、高電界によって加速された高いエネ
ルギーをもった動作層の電子を基板側へ流れ込ませない
ために、電子親和力が動作層より小さい半導体層を基板
との間に障壁層として挿入した構造が用いられてきた。
その構造は、図３（ａ）に示されるように、高抵抗基板
１上にバッファ層２、動作層４、電子供給層５を設け、
電子供給層５上にゲート電極８とコンタクト層となる高
濃度ｎ型半導体層６を設け、高濃度ｎ型半導体層６上に
オーミック電極７を設けたものである。そのエネルギー
バンド図を図３（ｂ）に示す。
ルギーをもった動作層の電子を基板側へ流れ込ませない
ために、電子親和力が動作層より小さい半導体層を基板
との間に障壁層として挿入した構造が用いられてきた。
その構造は、図３（ａ）に示されるように、高抵抗基板
１上にバッファ層２、動作層４、電子供給層５を設け、
電子供給層５上にゲート電極８とコンタクト層となる高
濃度ｎ型半導体層６を設け、高濃度ｎ型半導体層６上に
オーミック電極７を設けたものである。そのエネルギー
バンド図を図３（ｂ）に示す。
【０００４】ＧａＡｓ基板上に電界効果トランジスタを
形成する場合には、Ｉｎx Ｇａ1-xＡｓ（０≦ｘ≦０．
４）／Ａｌx Ｇａ1-x Ａｓ（ｘ＜０．４）構造が用いら
れる。例えば、１９９０年１２月アイ・イー・イー・イ
ー・トランザクションズ エレクトロンデバイス レタ
ーズ 第１１巻 第１２号 ５８５ページ IEEE ELECT
ON DEVICE LETTERS, VOL.11, DECEMBER 1990 12 p.585
に記載されたゲート長０．１μｍの電界効果トランジス
タの結晶構造は、Ａｌ0.25Ｇａ0.75Ａｓ電子供給層／Ｉ
ｎ0.15Ｇａ0.85Ａｓ動作層／（ＡｌＧａＡｓ／ＧａＡ
ｓ）超格子バッファ層である。Ｉｎ0.15Ｇａ0.85Ａｓ動
作層／（ＡｌＧａＡｓ／ＧａＡｓ）超格子バッファ層の
障壁高さは約０．４ｅＶと見積もられる。
形成する場合には、Ｉｎx Ｇａ1-xＡｓ（０≦ｘ≦０．
４）／Ａｌx Ｇａ1-x Ａｓ（ｘ＜０．４）構造が用いら
れる。例えば、１９９０年１２月アイ・イー・イー・イ
ー・トランザクションズ エレクトロンデバイス レタ
ーズ 第１１巻 第１２号 ５８５ページ IEEE ELECT
ON DEVICE LETTERS, VOL.11, DECEMBER 1990 12 p.585
に記載されたゲート長０．１μｍの電界効果トランジス
タの結晶構造は、Ａｌ0.25Ｇａ0.75Ａｓ電子供給層／Ｉ
ｎ0.15Ｇａ0.85Ａｓ動作層／（ＡｌＧａＡｓ／ＧａＡ
ｓ）超格子バッファ層である。Ｉｎ0.15Ｇａ0.85Ａｓ動
作層／（ＡｌＧａＡｓ／ＧａＡｓ）超格子バッファ層の
障壁高さは約０．４ｅＶと見積もられる。
【０００５】また、ＩｎＰ基板上に構成される電界効果
トランジスタでは、ＩｎＧａＡｓ／ＩｎＡｌＡｓ構造が
用いられる。例えば、１９９２年３月アイ・イー・イー
・イー・トランザクションズ エレクトロンデバイス
レターズ 第１３巻 第３号１４３ページ IEEE ELECT
ON DEVICE LETTERS, VOL.13, MARCH 1992 p.143 に記載
されたゲート長６５ｎｍの電界効果トランジスタの結晶
構造は、Ｉｎ0.52Ａｌ0.48Ａｓ電子供給層／Ｉｎ0.8 Ｇ
ａ0.2 Ａｓ（７．５ｎｍ）補助動作層／Ｉｎ0.53Ｇａ
0.47Ａｓ（１２．５ｎｍ）動作層／Ｉｎ0.52Ａｌ0.48Ａ
ｓ（２５０ｎｍ）バッファ層／ＩｎＰ基板である。この
場合、Ｉｎ0.53Ｇａ0.47Ａｓ動作層／Ｉｎ0.52Ａｌ0.48
Ａｓバッファ層での障壁高さは０．５２ｅＶである。
トランジスタでは、ＩｎＧａＡｓ／ＩｎＡｌＡｓ構造が
用いられる。例えば、１９９２年３月アイ・イー・イー
・イー・トランザクションズ エレクトロンデバイス
レターズ 第１３巻 第３号１４３ページ IEEE ELECT
ON DEVICE LETTERS, VOL.13, MARCH 1992 p.143 に記載
されたゲート長６５ｎｍの電界効果トランジスタの結晶
構造は、Ｉｎ0.52Ａｌ0.48Ａｓ電子供給層／Ｉｎ0.8 Ｇ
ａ0.2 Ａｓ（７．５ｎｍ）補助動作層／Ｉｎ0.53Ｇａ
0.47Ａｓ（１２．５ｎｍ）動作層／Ｉｎ0.52Ａｌ0.48Ａ
ｓ（２５０ｎｍ）バッファ層／ＩｎＰ基板である。この
場合、Ｉｎ0.53Ｇａ0.47Ａｓ動作層／Ｉｎ0.52Ａｌ0.48
Ａｓバッファ層での障壁高さは０．５２ｅＶである。
【０００６】
【発明が解決しようとする課題】上述した従来の電界効
果トランジスタ構造、すなわち電子親和力が動作層より
小さい半導体層を動作層と基板の間に挿入した構造で
は、障壁の高さは、ＩｎxＧａ1-x Ａｓ（０≦ｘ≦０．
４）動作層／ＧａＡｓバッファ層で約０．２ｅＶ、Ｉｎ
x Ｇａ1-x Ａｓ（０≦ｘ≦０．４）動作層／Ａｌx Ｇａ
1-x Ａｓ（０≦ｘ≦０．４）バッファ層で約０．４ｅ
Ｖ、Ｉｎ0.53Ｇａ0.47Ａｓ動作層／Ｉｎ0.52Ａｌ0.48Ａ
ｓバッファ層で約０．５２ｅＶと小さかった。
果トランジスタ構造、すなわち電子親和力が動作層より
小さい半導体層を動作層と基板の間に挿入した構造で
は、障壁の高さは、ＩｎxＧａ1-x Ａｓ（０≦ｘ≦０．
４）動作層／ＧａＡｓバッファ層で約０．２ｅＶ、Ｉｎ
x Ｇａ1-x Ａｓ（０≦ｘ≦０．４）動作層／Ａｌx Ｇａ
1-x Ａｓ（０≦ｘ≦０．４）バッファ層で約０．４ｅ
Ｖ、Ｉｎ0.53Ｇａ0.47Ａｓ動作層／Ｉｎ0.52Ａｌ0.48Ａ
ｓバッファ層で約０．５２ｅＶと小さかった。
【０００７】そのため、トランジスタをさらに微細化し
ゲート電極の長さが０．１μｍ以下になるとソース・ド
レイン間の電界強度が増し電界によって加速された電子
エネルギーは増加し、従来構造の障壁高さでは、図３
（ａ）、（ｂ）に示されるように、動作層を流れる高エ
ネルギー化した電子ｅ- の基板側への流入を防止するこ
とが困難になる。したがって、従来構造では、トランジ
スタのドレインコンダクタンスが増加し、ピンチオフ特
性が悪くなるという問題が起こる。
ゲート電極の長さが０．１μｍ以下になるとソース・ド
レイン間の電界強度が増し電界によって加速された電子
エネルギーは増加し、従来構造の障壁高さでは、図３
（ａ）、（ｂ）に示されるように、動作層を流れる高エ
ネルギー化した電子ｅ- の基板側への流入を防止するこ
とが困難になる。したがって、従来構造では、トランジ
スタのドレインコンダクタンスが増加し、ピンチオフ特
性が悪くなるという問題が起こる。
【０００８】本発明はこの点に鑑みてなされたものであ
って、その目的は、動作層の基板側に動作層に対して十
分に高い障壁層として機能しうる半導体層を形成できる
ようにすることであり、このことによりゲート長が短縮
されても、電子の基板側への注入を抑制して、ドレイン
コンダクタンスの増加とピンチオフ特性の悪化を抑制し
得るようにしようとするものである。
って、その目的は、動作層の基板側に動作層に対して十
分に高い障壁層として機能しうる半導体層を形成できる
ようにすることであり、このことによりゲート長が短縮
されても、電子の基板側への注入を抑制して、ドレイン
コンダクタンスの増加とピンチオフ特性の悪化を抑制し
得るようにしようとするものである。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
め、本発明によれば、動作層（４）と基板（１）の間に
前記動作層より電子親和力の小さい半導体層（２、９）
をバッファ層または電子供給層として有する電界効果ト
ランジスタにおいて、前記バッファ層または電子供給層
中の動作層近傍側にバッファ層または電子供給層のエネ
ルギーバンドのΓ谷より高いエネルギーのΓ谷を有する
厚さ２０ｎｍ以下のバリア半導体層（３、３ａ）を１乃
至複数層挿入したことを特徴とする電界効果トランジス
タ、が提供される。
め、本発明によれば、動作層（４）と基板（１）の間に
前記動作層より電子親和力の小さい半導体層（２、９）
をバッファ層または電子供給層として有する電界効果ト
ランジスタにおいて、前記バッファ層または電子供給層
中の動作層近傍側にバッファ層または電子供給層のエネ
ルギーバンドのΓ谷より高いエネルギーのΓ谷を有する
厚さ２０ｎｍ以下のバリア半導体層（３、３ａ）を１乃
至複数層挿入したことを特徴とする電界効果トランジス
タ、が提供される。
【００１０】
【作用】以下、本発明による電界効果トランジスタの構
造断面図である図１（ａ）とエネルギーバンド図である
図１（ｂ）を参照して本発明の原理と作用・効果につい
て説明する。図１に示すように、本発明による電界効果
トランジスタでは、高抵抗基板１上に動作層より電子親
和力の小さいバッファ層２、前記バッファ層２中の動作
層近傍側にバッファ層のエネルギーバンドのΓ谷より高
いエネルギーのΓ谷を有し厚さが２０ｎｍ以下のバリア
半導体層３、動作層４、電子供給層５、高濃度ｎ型半導
体層６とオーミック電極７およびゲート電極８が形成さ
れている。
造断面図である図１（ａ）とエネルギーバンド図である
図１（ｂ）を参照して本発明の原理と作用・効果につい
て説明する。図１に示すように、本発明による電界効果
トランジスタでは、高抵抗基板１上に動作層より電子親
和力の小さいバッファ層２、前記バッファ層２中の動作
層近傍側にバッファ層のエネルギーバンドのΓ谷より高
いエネルギーのΓ谷を有し厚さが２０ｎｍ以下のバリア
半導体層３、動作層４、電子供給層５、高濃度ｎ型半導
体層６とオーミック電極７およびゲート電極８が形成さ
れている。
【００１１】本発明の電界効果トランジスタにおいて
は、動作層４の近傍に形成された、バッファ層２のエネ
ルギーバンドのΓ谷より高いΓ谷を有するバリア半導体
層の層厚が２０ｎｍ以下と薄いため、動作層中の電子ｅ
- に対してはバリア半導体層のΓ谷が基板側の障壁とな
る。この障壁は動作層に対するバッファ層２の障壁より
高いため、動作層４中の電子ｅ- が高電界によって加速
され高エネルギー化しても、図１に示されるように、基
板側への注入は抑制される。したがって、ゲート電極に
電圧を加えることによってゲート電極直下の動作層４お
よびバッファ層２中を流れる電子の量を制御できるよう
になり、トランジスタのドレインコンダクタンスの増加
は抑制され、ピンチオフ特性は改善される。
は、動作層４の近傍に形成された、バッファ層２のエネ
ルギーバンドのΓ谷より高いΓ谷を有するバリア半導体
層の層厚が２０ｎｍ以下と薄いため、動作層中の電子ｅ
- に対してはバリア半導体層のΓ谷が基板側の障壁とな
る。この障壁は動作層に対するバッファ層２の障壁より
高いため、動作層４中の電子ｅ- が高電界によって加速
され高エネルギー化しても、図１に示されるように、基
板側への注入は抑制される。したがって、ゲート電極に
電圧を加えることによってゲート電極直下の動作層４お
よびバッファ層２中を流れる電子の量を制御できるよう
になり、トランジスタのドレインコンダクタンスの増加
は抑制され、ピンチオフ特性は改善される。
【００１２】動作層４に直接接するようにバリア半導体
層３を形成しても上記の効果を得ることができる。しか
し、例えばＩｎＧａＰ（バリア半導体層）上にＩｎＧａ
Ａｓ（動作層）を形成する場合のように、格子定数の違
いが大きくなり良好に動作層を成長させることが困難に
なる。バッファ層内にバリア半導体層を設けることによ
りこの問題が解消される。但し、動作層中の電子のバッ
ファ層への注入をできるだけ少なくするために、動作層
側のバッファ層の層厚は５ｎｍ以下に抑えることが望ま
しい。上述したようにバリア半導体層の層厚を２０ｎｍ
以下と薄くすることにより動作層中の電子に対する障壁
高さを高くすることができるが、この層を薄くしたこと
のもう一つの効果は、格子定数に大きな違いがあっても
バリア半導体層への結晶欠陥の導入を抑制しうることで
ある。
層３を形成しても上記の効果を得ることができる。しか
し、例えばＩｎＧａＰ（バリア半導体層）上にＩｎＧａ
Ａｓ（動作層）を形成する場合のように、格子定数の違
いが大きくなり良好に動作層を成長させることが困難に
なる。バッファ層内にバリア半導体層を設けることによ
りこの問題が解消される。但し、動作層中の電子のバッ
ファ層への注入をできるだけ少なくするために、動作層
側のバッファ層の層厚は５ｎｍ以下に抑えることが望ま
しい。上述したようにバリア半導体層の層厚を２０ｎｍ
以下と薄くすることにより動作層中の電子に対する障壁
高さを高くすることができるが、この層を薄くしたこと
のもう一つの効果は、格子定数に大きな違いがあっても
バリア半導体層への結晶欠陥の導入を抑制しうることで
ある。
【００１３】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］本発明の第１の実施例について図１を
参照して説明する。本実施例では、高抵抗基板１として
ＧａＡｓ基板、バッファ層２としてＧａＡｓ層（４００
ｎｍ）（この層の成長は２回に分けて行われるが簡単の
ために１回にまとめて記した。他の実施例についても同
様である）、バッファ層２のエネルギーバンドのΓ谷よ
り高いエネルギーのΓ谷を有し厚さ２０ｎｍ以下のバリ
ア半導体層３としてＡｌxＧａ1-x Ａｓ（０．４＜ｘ≦
１．０例えばｘ＝１．０、厚さ１０ｎｍ）、動作層４と
してＩｎx Ｇａ1-x Ａｓ（例えばｘ＝０．２８、厚さ１
２ｎｍ）、電子供給層５として例えば動作層側からアン
ドープＡｌ0.28Ｇａ0.72Ａｓ層（３ｎｍ）、Ｓｉプレー
ナドープ層（５×１０12ｃｍ-2）（アンドープＡｌ0.28
Ｇａ0.72Ａｓ層上にＳｉを５×１０12ｃｍ-2ドープした
層）、アンドープＡｌ0.25Ｇａ0.75Ａｓ層（３０ｎｍ）
を形成し、電子供給層５の上層に高濃度ｎ型半導体層６
として例えばＧａＡｓ層（Ｓｉ濃度：６×１０18ｃ
ｍ-3、厚さ４０ｎｍ）を形成した。ここで、動作層寄り
のバッファ層２の厚さは５ｎｍになされている。
て説明する。 ［第１の実施例］本発明の第１の実施例について図１を
参照して説明する。本実施例では、高抵抗基板１として
ＧａＡｓ基板、バッファ層２としてＧａＡｓ層（４００
ｎｍ）（この層の成長は２回に分けて行われるが簡単の
ために１回にまとめて記した。他の実施例についても同
様である）、バッファ層２のエネルギーバンドのΓ谷よ
り高いエネルギーのΓ谷を有し厚さ２０ｎｍ以下のバリ
ア半導体層３としてＡｌxＧａ1-x Ａｓ（０．４＜ｘ≦
１．０例えばｘ＝１．０、厚さ１０ｎｍ）、動作層４と
してＩｎx Ｇａ1-x Ａｓ（例えばｘ＝０．２８、厚さ１
２ｎｍ）、電子供給層５として例えば動作層側からアン
ドープＡｌ0.28Ｇａ0.72Ａｓ層（３ｎｍ）、Ｓｉプレー
ナドープ層（５×１０12ｃｍ-2）（アンドープＡｌ0.28
Ｇａ0.72Ａｓ層上にＳｉを５×１０12ｃｍ-2ドープした
層）、アンドープＡｌ0.25Ｇａ0.75Ａｓ層（３０ｎｍ）
を形成し、電子供給層５の上層に高濃度ｎ型半導体層６
として例えばＧａＡｓ層（Ｓｉ濃度：６×１０18ｃ
ｍ-3、厚さ４０ｎｍ）を形成した。ここで、動作層寄り
のバッファ層２の厚さは５ｎｍになされている。
【００１４】高濃度ｎ型半導体層６上にオーミック電極
７がＡｕＧｅとＮｉの蒸着とそれに続くアロイ処理によ
り形成されており、オーミック電極間の、高濃度ｎ型半
導体層６をリセスエッチングして露出させた電子供給層
５上には、Ｔｉ／Ａｌからなるゲート長５０ｎｍのショ
ットキー型のゲート電極８が形成されている。
７がＡｕＧｅとＮｉの蒸着とそれに続くアロイ処理によ
り形成されており、オーミック電極間の、高濃度ｎ型半
導体層６をリセスエッチングして露出させた電子供給層
５上には、Ｔｉ／Ａｌからなるゲート長５０ｎｍのショ
ットキー型のゲート電極８が形成されている。
【００１５】バリア半導体層であるＡｌＡｓ層が電子の
平均自由行程より十分厚いとき、ＡｌＡｓとＧａＡｓの
電子親和力の差すなわち電子に対する障壁高さはＡｌＡ
ｓの伝導帯の最低エネルギーバンドＸ谷とＧａＡｓの伝
導帯の最低エネルギーバンドΓ谷の差０．２ｅＶであ
り、この値はＡｌ0.4 Ｇａ0.6 Ａｓ（この組成のときΓ
谷の高さとＸ谷の高さとが一致し、これよりＡｌの組成
比が高くなるとＸ谷の方がΓ谷より低くなる。したがっ
て、十分の層厚でＡｌＧａＡｓ／ＧａＡｓのヘテロ接合
が形成される場合、この組成のとき最も障壁が高くな
る）とＧａＡｓの電子親和力の差０．３ｅＶより小さ
い。
平均自由行程より十分厚いとき、ＡｌＡｓとＧａＡｓの
電子親和力の差すなわち電子に対する障壁高さはＡｌＡ
ｓの伝導帯の最低エネルギーバンドＸ谷とＧａＡｓの伝
導帯の最低エネルギーバンドΓ谷の差０．２ｅＶであ
り、この値はＡｌ0.4 Ｇａ0.6 Ａｓ（この組成のときΓ
谷の高さとＸ谷の高さとが一致し、これよりＡｌの組成
比が高くなるとＸ谷の方がΓ谷より低くなる。したがっ
て、十分の層厚でＡｌＧａＡｓ／ＧａＡｓのヘテロ接合
が形成される場合、この組成のとき最も障壁が高くな
る）とＧａＡｓの電子親和力の差０．３ｅＶより小さ
い。
【００１６】しかし、ＡｌＡｓ層の厚さが本実施例のよ
うに２０ｎｍ以下になると電子障壁高さとして動作層の
最低エネルギーバンド谷Γ谷と同じΓ谷の影響を受け
る。Γ谷のエネルギー差はＡｌＡｓ／ＧａＡｓで０．７
ｅＶであり、Ａｌ0.4 Ｇａ0.6Ａｓ／ＧａＡｓの値：
０．３ｅＶより大きいため、Ａｌ0.4 Ｇａ0.6 Ａｓ層よ
りＡｌＡｓ層の方がドレインコンダクタンスの増加を抑
制し、ピンチオフ特性の劣化を防ぐ上で効果が大きい。
うに２０ｎｍ以下になると電子障壁高さとして動作層の
最低エネルギーバンド谷Γ谷と同じΓ谷の影響を受け
る。Γ谷のエネルギー差はＡｌＡｓ／ＧａＡｓで０．７
ｅＶであり、Ａｌ0.4 Ｇａ0.6Ａｓ／ＧａＡｓの値：
０．３ｅＶより大きいため、Ａｌ0.4 Ｇａ0.6 Ａｓ層よ
りＡｌＡｓ層の方がドレインコンダクタンスの増加を抑
制し、ピンチオフ特性の劣化を防ぐ上で効果が大きい。
【００１７】本実施例電界効果トランジスタにおいて、
バリア半導体層３として厚さ１０ｎｍのＡｌＡｓを用い
たが、厚さｄ（０＜ｘ≦２０ｎｍ）のＡｌx Ｇａ1-x Ａ
ｓ（０．４＜ｘ≦１．０）を用いてもよい。また、本実
施例では、バリア半導体層３として厚さ１０ｎｍのＡｌ
Ａｓ層を１層用いたがＧａＡｓバッファ層２中の動作層
付近に複数層挿入（例えば界面から５ｎｍ、３０ｎｍの
位置に１層ずつ）すれば、さらにドレインコンダクタン
スの増加抑制とピンチオフ特性の劣化防止に効果があ
る。
バリア半導体層３として厚さ１０ｎｍのＡｌＡｓを用い
たが、厚さｄ（０＜ｘ≦２０ｎｍ）のＡｌx Ｇａ1-x Ａ
ｓ（０．４＜ｘ≦１．０）を用いてもよい。また、本実
施例では、バリア半導体層３として厚さ１０ｎｍのＡｌ
Ａｓ層を１層用いたがＧａＡｓバッファ層２中の動作層
付近に複数層挿入（例えば界面から５ｎｍ、３０ｎｍの
位置に１層ずつ）すれば、さらにドレインコンダクタン
スの増加抑制とピンチオフ特性の劣化防止に効果があ
る。
【００１８】［第２の実施例］次に、再び図１を参照し
て本発明の第２の実施例について説明する。本実施例に
おいては、高抵抗基板１としてＧａＡｓ基板、バッファ
層２としてＧａＡｓ層（４００ｎｍ）、バッファ層２の
エネルギーバンドのΓ谷より高いエネルギーのΓ谷を有
し厚さ２０ｎｍ以下のバリア半導体層３としてＩｎx Ｇ
ａ1-x Ｐ（例えばｘ＝０．２、厚さ１０ｎｍ）、動作層
４としてＩｎx Ｇａ1-x Ａｓ（例えばｘ＝０．２８、厚
さ１２ｎｍ）、電子供給層５として例えば動作層側から
アンドープＡｌ0.28Ｇａ0.72Ａｓ層（３ｎｍ）、Ｓｉプ
レーナドープ層（ドーズ：５×１０12ｃｍ-2）、アンド
ープＡｌ0.25Ｇａ0.75Ａｓ層（３０ｎｍ）を用い、電子
供給層５の上層に高濃度ｎ型半導体層６としてＧａＡｓ
層（Ｓｉ濃度：６×１０18ｃｍ-3、厚さ４０ｎｍ）を形
成した。
て本発明の第２の実施例について説明する。本実施例に
おいては、高抵抗基板１としてＧａＡｓ基板、バッファ
層２としてＧａＡｓ層（４００ｎｍ）、バッファ層２の
エネルギーバンドのΓ谷より高いエネルギーのΓ谷を有
し厚さ２０ｎｍ以下のバリア半導体層３としてＩｎx Ｇ
ａ1-x Ｐ（例えばｘ＝０．２、厚さ１０ｎｍ）、動作層
４としてＩｎx Ｇａ1-x Ａｓ（例えばｘ＝０．２８、厚
さ１２ｎｍ）、電子供給層５として例えば動作層側から
アンドープＡｌ0.28Ｇａ0.72Ａｓ層（３ｎｍ）、Ｓｉプ
レーナドープ層（ドーズ：５×１０12ｃｍ-2）、アンド
ープＡｌ0.25Ｇａ0.75Ａｓ層（３０ｎｍ）を用い、電子
供給層５の上層に高濃度ｎ型半導体層６としてＧａＡｓ
層（Ｓｉ濃度：６×１０18ｃｍ-3、厚さ４０ｎｍ）を形
成した。
【００１９】高濃度ｎ型半導体層６上にＡｕＧｅ／Ｎｉ
からなるオーミック電極７が形成され、オーミック電極
間のリセス部にＴｉ／Ａｌからなるゲート長５０ｎｍの
ゲート電極８が形成されている。
からなるオーミック電極７が形成され、オーミック電極
間のリセス部にＴｉ／Ａｌからなるゲート長５０ｎｍの
ゲート電極８が形成されている。
【００２０】本実施例では、バリア半導体層となるＩｎ
x Ｇａ1-x ＰはＧａＡｓ基板と格子定数が異なるが、１
０ｎｍと薄いため結晶欠陥は発生しない。Ｉｎx Ｇａ
1-x Ｐバリア層は、Ａｌx Ｇａ1-x Ａｓ（０≦ｘ≦０．
４）層に比較して高いエネルギーのΓ谷を有し、動作層
のＩｎx Ｇａ1-x Ａｓに対し、高い電子障壁として働
き、ドレインコンダクタンスの増加を抑制し、ピンチオ
フ特性の劣化を防止する。
x Ｇａ1-x ＰはＧａＡｓ基板と格子定数が異なるが、１
０ｎｍと薄いため結晶欠陥は発生しない。Ｉｎx Ｇａ
1-x Ｐバリア層は、Ａｌx Ｇａ1-x Ａｓ（０≦ｘ≦０．
４）層に比較して高いエネルギーのΓ谷を有し、動作層
のＩｎx Ｇａ1-x Ａｓに対し、高い電子障壁として働
き、ドレインコンダクタンスの増加を抑制し、ピンチオ
フ特性の劣化を防止する。
【００２１】本実施例では、バリア半導体層としてＩｎ
x Ｇａ1-x Ｐ（ｘ＝０．２、厚さ１０ｎｍ）を用いた
が、２０ｎｍ以下のＩｎx Ｇａ1-x Ｐ（０≦ｘ＜０．
５）、あるいはＩｎx Ａｌ1-x Ｐ（０≦ｘ＜０．６）、
あるいはＧａx Ａｌ1-x Ｐ（０≦ｘ≦１．０）、あるい
はＧａＡｓx Ｐ1-x （０≦ｘ≦０．５）、あるいはＡｌ
Ａｓx Ｐ1-x （０≦ｘ≦１．０）を用いても同様の効果
が得られる。
x Ｇａ1-x Ｐ（ｘ＝０．２、厚さ１０ｎｍ）を用いた
が、２０ｎｍ以下のＩｎx Ｇａ1-x Ｐ（０≦ｘ＜０．
５）、あるいはＩｎx Ａｌ1-x Ｐ（０≦ｘ＜０．６）、
あるいはＧａx Ａｌ1-x Ｐ（０≦ｘ≦１．０）、あるい
はＧａＡｓx Ｐ1-x （０≦ｘ≦０．５）、あるいはＡｌ
Ａｓx Ｐ1-x （０≦ｘ≦１．０）を用いても同様の効果
が得られる。
【００２２】また、本実施例では、バリア半導体層３と
して厚さ１０ｎｍのＩｎx Ｇａ1-xＰ層を１層用いたが
複数層挿入（例えば界面から５ｎｍ、３０ｎｍの位置に
１層ずつ）すれば、ドレインコンダクタンスの増加抑制
とピンチオフ特性の劣化防止にさらに効果がある。
して厚さ１０ｎｍのＩｎx Ｇａ1-xＰ層を１層用いたが
複数層挿入（例えば界面から５ｎｍ、３０ｎｍの位置に
１層ずつ）すれば、ドレインコンダクタンスの増加抑制
とピンチオフ特性の劣化防止にさらに効果がある。
【００２３】［第３の実施例］続いて、図１を参照して
本発明の第３の実施例について説明する。本実施例で
は、高抵抗基板１としてＩｎＰ基板、バッファ層２とし
てＩｎx Ａｌ1-x Ａｓ（０．５０≦ｘ≦０．５５例えば
ｘ＝０．５２、厚さ１００ｎｍ）、バッファ層２のエネ
ルギーバンドのΓ谷より高いエネルギーのΓ谷を有し厚
さ２０ｎｍ以下のバリア半導体層３としてＩｎx Ａｌ
1-x Ａｓ（０≦ｘ＜０．５例えばｘ＝０．２、厚さ１０
ｎｍ）、動作層４としてＩｎx Ｇａ1-x Ａｓ（０．５≦
ｘ≦１．０例えばｘ＝０．７、厚さ２０ｎｍ）、電子供
給層５として例えば動作層側からアンドープＩｎ0.52Ａ
ｌ0.48Ａｓ層（３ｎｍ）、Ｓｉプレーナドープ層（ドー
ズ：６×１０12ｃｍ-2）、アンドープＩｎ0.52Ａｌ0.48
Ａｓ層（２０ｎｍ）を用い、電子供給層５の上層に高濃
度ｎ型半導体層６として例えばＩｎ0.53Ｇａ0.47Ａｓ層
（Ｓｉ濃度：６×１０18ｃｍ-3、厚さ２０ｎｍ）を形成
した。
本発明の第３の実施例について説明する。本実施例で
は、高抵抗基板１としてＩｎＰ基板、バッファ層２とし
てＩｎx Ａｌ1-x Ａｓ（０．５０≦ｘ≦０．５５例えば
ｘ＝０．５２、厚さ１００ｎｍ）、バッファ層２のエネ
ルギーバンドのΓ谷より高いエネルギーのΓ谷を有し厚
さ２０ｎｍ以下のバリア半導体層３としてＩｎx Ａｌ
1-x Ａｓ（０≦ｘ＜０．５例えばｘ＝０．２、厚さ１０
ｎｍ）、動作層４としてＩｎx Ｇａ1-x Ａｓ（０．５≦
ｘ≦１．０例えばｘ＝０．７、厚さ２０ｎｍ）、電子供
給層５として例えば動作層側からアンドープＩｎ0.52Ａ
ｌ0.48Ａｓ層（３ｎｍ）、Ｓｉプレーナドープ層（ドー
ズ：６×１０12ｃｍ-2）、アンドープＩｎ0.52Ａｌ0.48
Ａｓ層（２０ｎｍ）を用い、電子供給層５の上層に高濃
度ｎ型半導体層６として例えばＩｎ0.53Ｇａ0.47Ａｓ層
（Ｓｉ濃度：６×１０18ｃｍ-3、厚さ２０ｎｍ）を形成
した。
【００２４】高濃度ｎ型半導体層６上にＡｕＧｅ／Ｎｉ
からなるオーミック電極７が形成され、オーミック電極
間のリセス部にＴｉ／Ａｌからなるゲート長５０ｎｍの
ゲート電極８が形成されている。
からなるオーミック電極７が形成され、オーミック電極
間のリセス部にＴｉ／Ａｌからなるゲート長５０ｎｍの
ゲート電極８が形成されている。
【００２５】本実施例では、バリア半導体層となるＩｎ
x Ａｌ1-x Ａｓ（０≦ｘ＜０．５）は基板となるＩｎＰ
とは格子定数が異なっているが、１０ｎｍと薄いため結
晶欠陥の発生は抑制される。本実施例においては、バリ
ア半導体層であるＩｎx Ａｌ1-x Ａｓ（０≦ｘ＜０．
５）層は、Ｉｎx Ａｌ1-x Ａｓバッファ層に比較して高
いエネルギーのΓ谷を有し、動作層のＩｎx Ｇａ1-x Ａ
ｓに対し、高い電子障壁として働くため、ドレインコン
ダクタンスの増加が抑制され、ピンチオフ特性の劣化が
防止される。
x Ａｌ1-x Ａｓ（０≦ｘ＜０．５）は基板となるＩｎＰ
とは格子定数が異なっているが、１０ｎｍと薄いため結
晶欠陥の発生は抑制される。本実施例においては、バリ
ア半導体層であるＩｎx Ａｌ1-x Ａｓ（０≦ｘ＜０．
５）層は、Ｉｎx Ａｌ1-x Ａｓバッファ層に比較して高
いエネルギーのΓ谷を有し、動作層のＩｎx Ｇａ1-x Ａ
ｓに対し、高い電子障壁として働くため、ドレインコン
ダクタンスの増加が抑制され、ピンチオフ特性の劣化が
防止される。
【００２６】本実施例では、バリア半導体層３としてＩ
ｎx Ａｌ1-x Ａｓ層（ｘ＝０．２、厚さ１０ｎｍ）を用
いたが、２０ｎｍ以下のＩｎx Ａｌ1-x Ａｓ（０≦ｘ＜
０．５）、あるいはＡｌx Ｇａ1-x Ａｓ（０≦ｘ≦１．
０）、あるいはＩｎx Ｇａ1-x Ｐ（０≦ｘ＜０．８）、
あるいはＩｎx Ａｌ1-x Ｐ（０≦ｘ＜０．８）、あるい
はＧａx Ａｌ1-x Ｐ（０≦ｘ≦１．０）、あるいはＧａ
Ａｓx Ｐ1-x （０≦ｘ≦１．０）、あるいはＡｌＡｓx
Ｐ1-x （０≦ｘ≦１．０）を用いても同様の効果が得ら
れる。
ｎx Ａｌ1-x Ａｓ層（ｘ＝０．２、厚さ１０ｎｍ）を用
いたが、２０ｎｍ以下のＩｎx Ａｌ1-x Ａｓ（０≦ｘ＜
０．５）、あるいはＡｌx Ｇａ1-x Ａｓ（０≦ｘ≦１．
０）、あるいはＩｎx Ｇａ1-x Ｐ（０≦ｘ＜０．８）、
あるいはＩｎx Ａｌ1-x Ｐ（０≦ｘ＜０．８）、あるい
はＧａx Ａｌ1-x Ｐ（０≦ｘ≦１．０）、あるいはＧａ
Ａｓx Ｐ1-x （０≦ｘ≦１．０）、あるいはＡｌＡｓx
Ｐ1-x （０≦ｘ≦１．０）を用いても同様の効果が得ら
れる。
【００２７】本実施例では、バリア半導体層３として厚
さ１０ｎｍのＩｎx Ａｌ1-x Ａｓ層（ｘ＝０．２）を１
層用いたが複数層挿入（例えば界面から５ｎｍ、３０ｎ
ｍの位置に１層ずつ）すれば、さらにドレインコンダク
タンスの増加抑制とピンチオフ特性の劣化防止に効果が
ある。
さ１０ｎｍのＩｎx Ａｌ1-x Ａｓ層（ｘ＝０．２）を１
層用いたが複数層挿入（例えば界面から５ｎｍ、３０ｎ
ｍの位置に１層ずつ）すれば、さらにドレインコンダク
タンスの増加抑制とピンチオフ特性の劣化防止に効果が
ある。
【００２８】［第４の実施例］次に、本発明のもう一つ
の構造を示す図２（ａ）を参照して本発明の第４の実施
例について説明する。なお、図２（ｂ）は、図２（ａ）
に示す構造のエネルギーバンド図である。図２に示す電
界効果トランジスタでは、動作層の基板側にも電子供給
層（９）が配置される。
の構造を示す図２（ａ）を参照して本発明の第４の実施
例について説明する。なお、図２（ｂ）は、図２（ａ）
に示す構造のエネルギーバンド図である。図２に示す電
界効果トランジスタでは、動作層の基板側にも電子供給
層（９）が配置される。
【００２９】本実施例では、高抵抗基板１としてＧａＡ
ｓ基板、バッファ層２としてＧａＡｓ層（４００ｎ
ｍ）、ｎ型不純物を添加した電子供給層９として例えば
Ａｌ0.2Ｇａ0.8 Ａｓ（Ｓｉ濃度：５×１０18ｃｍ-3、
厚さ５ｎｍ）およびアンドープＡｌ0.2 Ｇａ0.8 Ａｓ
（３ｎｍ）、電子供給層９のエネルギーバンドのΓ谷よ
り高いエネルギーのΓ谷を有し厚さ２０ｎｍ以下のバリ
ア半導体層３ａとしてＡｌxＧａ1-x Ａｓ（０．４＜ｘ
≦１．０例えばｘ＝１．０、厚さ１０ｎｍ）、動作層４
としてＩｎx Ｇａ1-x Ａｓ（例えばｘ＝０．２８、厚さ
１２ｎｍ）、電子供給層５として例えば動作層側からア
ンドープＡｌ0.28Ｇａ0.72Ａｓ層（３ｎｍ）、Ｓｉプレ
ーナドープ層（ドーズ：２．５×１０12ｃｍ-2）、アン
ドープＡｌ0.25Ｇａ0.75Ａｓ層（３０ｎｍ）を用い、電
子供給層５の上層に高濃度ｎ型半導体層６として例えば
ＧａＡｓ層（Ｓｉ濃度：６×１０18ｃｍ-3、厚さ４０ｎ
ｍ）を形成した。
ｓ基板、バッファ層２としてＧａＡｓ層（４００ｎ
ｍ）、ｎ型不純物を添加した電子供給層９として例えば
Ａｌ0.2Ｇａ0.8 Ａｓ（Ｓｉ濃度：５×１０18ｃｍ-3、
厚さ５ｎｍ）およびアンドープＡｌ0.2 Ｇａ0.8 Ａｓ
（３ｎｍ）、電子供給層９のエネルギーバンドのΓ谷よ
り高いエネルギーのΓ谷を有し厚さ２０ｎｍ以下のバリ
ア半導体層３ａとしてＡｌxＧａ1-x Ａｓ（０．４＜ｘ
≦１．０例えばｘ＝１．０、厚さ１０ｎｍ）、動作層４
としてＩｎx Ｇａ1-x Ａｓ（例えばｘ＝０．２８、厚さ
１２ｎｍ）、電子供給層５として例えば動作層側からア
ンドープＡｌ0.28Ｇａ0.72Ａｓ層（３ｎｍ）、Ｓｉプレ
ーナドープ層（ドーズ：２．５×１０12ｃｍ-2）、アン
ドープＡｌ0.25Ｇａ0.75Ａｓ層（３０ｎｍ）を用い、電
子供給層５の上層に高濃度ｎ型半導体層６として例えば
ＧａＡｓ層（Ｓｉ濃度：６×１０18ｃｍ-3、厚さ４０ｎ
ｍ）を形成した。
【００３０】高濃度ｎ型半導体層６上にオーミック電極
７がＡｕＧｅとＮｉの蒸着とそれに続くアロイ処理によ
り形成されており、オーミック電極間の、高濃度ｎ型半
導体層６をリセスエッチングして露出させた電子供給層
５上には、Ｔｉ／Ａｌからなるゲート長５０ｎｍのショ
ットキー型のゲート電極８が形成されている。
７がＡｕＧｅとＮｉの蒸着とそれに続くアロイ処理によ
り形成されており、オーミック電極間の、高濃度ｎ型半
導体層６をリセスエッチングして露出させた電子供給層
５上には、Ｔｉ／Ａｌからなるゲート長５０ｎｍのショ
ットキー型のゲート電極８が形成されている。
【００３１】バリア半導体層を構成するＡｌＡｓ層が電
子の平均自由行程より十分厚いとき、ＡｌＡｓとＧａＡ
ｓの電子親和力の差すなわち電子に対する障壁高さはＡ
ｌＡｓの伝導帯の最低エネルギーバンドＸ谷のＧａＡｓ
の伝導帯の最低エネルギーバンドΓ谷の差０．２ｅＶで
あり、この値はＡｌ0.4 Ｇａ0.6 ＡｓとＧａＡｓの電子
親和力の差０．３ｅＶより小さい。
子の平均自由行程より十分厚いとき、ＡｌＡｓとＧａＡ
ｓの電子親和力の差すなわち電子に対する障壁高さはＡ
ｌＡｓの伝導帯の最低エネルギーバンドＸ谷のＧａＡｓ
の伝導帯の最低エネルギーバンドΓ谷の差０．２ｅＶで
あり、この値はＡｌ0.4 Ｇａ0.6 ＡｓとＧａＡｓの電子
親和力の差０．３ｅＶより小さい。
【００３２】しかしＡｌＡｓ層の厚さが本実施例のよう
に２０ｎｍ以下になると、動作層の電子は電子障壁高さ
として動作層の最低エネルギーバンド谷Γ谷と同じΓ谷
の影響を受ける。Γ谷のエネルギー差はＡｌＡｓ／Ｇａ
Ａｓで０．７ｅＶであり、Ａｌ0.4 Ｇａ0.6 Ａｓ／Ｇａ
Ａｓの値０．３ｅＶより大きい。そのため、ゲート長が
短くなって動作層の電界が高くなり走行する電子のエネ
ルギーが高くなっても、図２に示されるように、基板側
への電子ｅ- の注入は抑制され、ドレインコンダクタン
スの増加は抑制され、ピンチオフ特性の劣化が防止され
る。
に２０ｎｍ以下になると、動作層の電子は電子障壁高さ
として動作層の最低エネルギーバンド谷Γ谷と同じΓ谷
の影響を受ける。Γ谷のエネルギー差はＡｌＡｓ／Ｇａ
Ａｓで０．７ｅＶであり、Ａｌ0.4 Ｇａ0.6 Ａｓ／Ｇａ
Ａｓの値０．３ｅＶより大きい。そのため、ゲート長が
短くなって動作層の電界が高くなり走行する電子のエネ
ルギーが高くなっても、図２に示されるように、基板側
への電子ｅ- の注入は抑制され、ドレインコンダクタン
スの増加は抑制され、ピンチオフ特性の劣化が防止され
る。
【００３３】本実施例の電界効果トランジスタにおいて
は、バリア半導体層３ａとして厚さ１０ｎｍのＡｌＡｓ
層を用いたが、厚さｄ（０＜ｘ≦２０ｎｍ）のＡｌx Ｇ
ａ1-x Ａｓ層（０．４＜ｘ≦１．０）を用いてもよい。
また、本実施例では、バリア半導体層３ａとして厚さ１
０ｎｍのＡｌＡｓ層を１層用いたが、電子供給層９中の
動作層付近に複数層挿入（例えば界面から５ｎｍ、３０
ｎｍの位置に１層ずつ）すれば、さらにドレインコンダ
クタンスの増加抑制とピンチオフ特性の劣化防止に効果
がある。
は、バリア半導体層３ａとして厚さ１０ｎｍのＡｌＡｓ
層を用いたが、厚さｄ（０＜ｘ≦２０ｎｍ）のＡｌx Ｇ
ａ1-x Ａｓ層（０．４＜ｘ≦１．０）を用いてもよい。
また、本実施例では、バリア半導体層３ａとして厚さ１
０ｎｍのＡｌＡｓ層を１層用いたが、電子供給層９中の
動作層付近に複数層挿入（例えば界面から５ｎｍ、３０
ｎｍの位置に１層ずつ）すれば、さらにドレインコンダ
クタンスの増加抑制とピンチオフ特性の劣化防止に効果
がある。
【００３４】［第５の実施例］次に、図２を参照して本
発明の第５の実施例について説明する。高抵抗基板１と
してＧａＡｓ基板、バッファ層２としてＧａＡｓ層（４
００ｎｍ）、ｎ型不純物を添加した電子供給層９として
例えばＡｌ0.2 Ｇａ0.8 Ａｓ（Ｓｉ濃度：５×１０18ｃ
ｍ-3、厚さ５ｎｍ）およびアンドープＡｌ0.2 Ｇａ0.8
Ａｓ層（２ｎｍ）、電子供給層９のエネルギーバンドの
Γ谷より高いエネルギーのΓ谷を有し厚さ２０ｎｍ以下
のバリア半導体層３ａとしてＩｎx Ｇａ1-x Ｐ（例えば
ｘ＝０．２、厚さ１０ｎｍ）、動作層４としてＩｎx Ｇ
ａ1-x Ａｓ（例えばｘ＝０．２８、厚さ１２ｎｍ）、電
子供給層５として例えば動作層側からアンドープＡｌ
0.28Ｇａ0.72Ａｓ層（３ｎｍ）、Ｓｉプレーナドープ層
（ドーズ：２．５×１０12ｃｍ-2）、アンドープＡｌ
0.25Ｇａ0.75Ａｓ層（３０ｎｍ）を用い、電子供給層５
の上層に高濃度ｎ型半導体層６として例えばＧａＡｓ層
（Ｓｉ濃度：６×１０18ｃｍ-3、厚さ４０ｎｍ）を形成
した。
発明の第５の実施例について説明する。高抵抗基板１と
してＧａＡｓ基板、バッファ層２としてＧａＡｓ層（４
００ｎｍ）、ｎ型不純物を添加した電子供給層９として
例えばＡｌ0.2 Ｇａ0.8 Ａｓ（Ｓｉ濃度：５×１０18ｃ
ｍ-3、厚さ５ｎｍ）およびアンドープＡｌ0.2 Ｇａ0.8
Ａｓ層（２ｎｍ）、電子供給層９のエネルギーバンドの
Γ谷より高いエネルギーのΓ谷を有し厚さ２０ｎｍ以下
のバリア半導体層３ａとしてＩｎx Ｇａ1-x Ｐ（例えば
ｘ＝０．２、厚さ１０ｎｍ）、動作層４としてＩｎx Ｇ
ａ1-x Ａｓ（例えばｘ＝０．２８、厚さ１２ｎｍ）、電
子供給層５として例えば動作層側からアンドープＡｌ
0.28Ｇａ0.72Ａｓ層（３ｎｍ）、Ｓｉプレーナドープ層
（ドーズ：２．５×１０12ｃｍ-2）、アンドープＡｌ
0.25Ｇａ0.75Ａｓ層（３０ｎｍ）を用い、電子供給層５
の上層に高濃度ｎ型半導体層６として例えばＧａＡｓ層
（Ｓｉ濃度：６×１０18ｃｍ-3、厚さ４０ｎｍ）を形成
した。
【００３５】高濃度ｎ型半導体層６上にＡｕＧｅ／Ｎｉ
からなるオーミック電極７が形成され、オーミック電極
間のリセス部にＴｉ／Ａｌからなるゲート長５０ｎｍの
ゲート電極８が形成されている。
からなるオーミック電極７が形成され、オーミック電極
間のリセス部にＴｉ／Ａｌからなるゲート長５０ｎｍの
ゲート電極８が形成されている。
【００３６】本実施例では、バリア半導体層３ａとして
ＧａＡｓ基板とは格子定数の異なるＩｎx Ｇａ1-x Ｐを
用いているが、その層厚が１０ｎｍと薄いため結晶欠陥
は発生しない。バリア半導体層であるＩｎx Ｇａ1-x Ｐ
層は、Ａｌx Ｇａ1-x Ａｓ（０≦ｘ≦０．４）層に比較
して高いエネルギーのΓ谷を有しているため、動作層の
Ｉｎx Ｇａ1-x Ａｓに対し高い電子障壁として働き、ド
レインコンダクタンスの増加を抑制し、ピンチオフ特性
の劣化を防ぐ効果がある。
ＧａＡｓ基板とは格子定数の異なるＩｎx Ｇａ1-x Ｐを
用いているが、その層厚が１０ｎｍと薄いため結晶欠陥
は発生しない。バリア半導体層であるＩｎx Ｇａ1-x Ｐ
層は、Ａｌx Ｇａ1-x Ａｓ（０≦ｘ≦０．４）層に比較
して高いエネルギーのΓ谷を有しているため、動作層の
Ｉｎx Ｇａ1-x Ａｓに対し高い電子障壁として働き、ド
レインコンダクタンスの増加を抑制し、ピンチオフ特性
の劣化を防ぐ効果がある。
【００３７】本実施例では、バリア半導体層３ａとし
て、厚さ１０ｎｍのＩｎx Ｇａ1-x Ｐ層を１層用いたが
複数層挿入（例えば界面から５ｎｍ、３０ｎｍの位置に
１層ずつ）すれば、さらにドレインコンダクタンスの増
加抑制とピンチオフ特性の劣化防止に効果がある。
て、厚さ１０ｎｍのＩｎx Ｇａ1-x Ｐ層を１層用いたが
複数層挿入（例えば界面から５ｎｍ、３０ｎｍの位置に
１層ずつ）すれば、さらにドレインコンダクタンスの増
加抑制とピンチオフ特性の劣化防止に効果がある。
【００３８】また、本実施例では、バリア半導体層３ａ
としてＩｎx Ｇａ1-x Ｐ（ｘ＝０．２、厚さ１０ｎｍ）
を用いたが、２０ｎｍ以下のＩｎx Ｇａ1-x Ｐ（０≦ｘ
＜０．５）、あるいはＩｎx Ａｌ1-x Ｐ（０≦ｘ＜０．
６）、あるいはＧａx Ａｌ1-x Ｐ（０≦ｘ≦１．０）、
あるいはＧａＡｓx Ｐ1-x （０≦ｘ≦０．５）、あるい
はＡｌＡｓx Ｐ1-x （０≦ｘ≦１．０）を用いても同様
の効果が得られる。
としてＩｎx Ｇａ1-x Ｐ（ｘ＝０．２、厚さ１０ｎｍ）
を用いたが、２０ｎｍ以下のＩｎx Ｇａ1-x Ｐ（０≦ｘ
＜０．５）、あるいはＩｎx Ａｌ1-x Ｐ（０≦ｘ＜０．
６）、あるいはＧａx Ａｌ1-x Ｐ（０≦ｘ≦１．０）、
あるいはＧａＡｓx Ｐ1-x （０≦ｘ≦０．５）、あるい
はＡｌＡｓx Ｐ1-x （０≦ｘ≦１．０）を用いても同様
の効果が得られる。
【００３９】［第６の実施例］再び、図２を参照して本
発明の第６の実施例について説明する。本実施例におい
ては、高抵抗基板１としてＩｎＰ基板、バッファ層２と
してＩｎx Ａｌ1-x Ａｓ（０．５０≦ｘ≦０．５５、例
えばｘ＝０．５２、厚さ：１００ｎｍ）、電子供給層９
として例えばＩｎ0.52Ａｌ0.48Ａｓ層（Ｓｉ濃度：５×
１０18ｃｍ-3、厚さ５ｎｍ）およびアンドープＩｎ0.52
Ａｌ0.48Ａｓ層、電子供給層９のエネルギーバンドのΓ
谷より高いエネルギーのΓ谷を有し厚さ２０ｎｍ以下の
バリア半導体層３ａとしてＩｎx Ａｌ1-x Ａｓ（０≦ｘ
＜０．５、例えばｘ＝０．２、厚さ１０ｎｍ）、動作層
４としてＩｎx Ｇａ1-x Ａｓ（０．５≦ｘ≦１．０、例
えばｘ＝０．７、厚さ２０ｎｍ）、電子供給層５として
例えば動作層側からアンドープＩｎ0.52Ａｌ0.48Ａｓ層
（３ｎｍ）、Ｓｉプレーナドープ層（ドーズ：４×１０
12ｃｍ-2）、アンドープＩｎ0.52Ａｌ0.48Ａｓ層（２０
ｎｍ）を用い、電子供給層５の上層に高濃度ｎ型半導体
層６として例えばＩｎ0.53Ｇａ0.47Ａｓ層（Ｓｉ濃度：
６×１０18ｃｍ-3、厚さ２０ｎｍ）を形成した。
発明の第６の実施例について説明する。本実施例におい
ては、高抵抗基板１としてＩｎＰ基板、バッファ層２と
してＩｎx Ａｌ1-x Ａｓ（０．５０≦ｘ≦０．５５、例
えばｘ＝０．５２、厚さ：１００ｎｍ）、電子供給層９
として例えばＩｎ0.52Ａｌ0.48Ａｓ層（Ｓｉ濃度：５×
１０18ｃｍ-3、厚さ５ｎｍ）およびアンドープＩｎ0.52
Ａｌ0.48Ａｓ層、電子供給層９のエネルギーバンドのΓ
谷より高いエネルギーのΓ谷を有し厚さ２０ｎｍ以下の
バリア半導体層３ａとしてＩｎx Ａｌ1-x Ａｓ（０≦ｘ
＜０．５、例えばｘ＝０．２、厚さ１０ｎｍ）、動作層
４としてＩｎx Ｇａ1-x Ａｓ（０．５≦ｘ≦１．０、例
えばｘ＝０．７、厚さ２０ｎｍ）、電子供給層５として
例えば動作層側からアンドープＩｎ0.52Ａｌ0.48Ａｓ層
（３ｎｍ）、Ｓｉプレーナドープ層（ドーズ：４×１０
12ｃｍ-2）、アンドープＩｎ0.52Ａｌ0.48Ａｓ層（２０
ｎｍ）を用い、電子供給層５の上層に高濃度ｎ型半導体
層６として例えばＩｎ0.53Ｇａ0.47Ａｓ層（Ｓｉ濃度：
６×１０18ｃｍ-3、厚さ２０ｎｍ）を形成した。
【００４０】高濃度ｎ型半導体層６上にＡｕＧｅ／Ｎｉ
からなるオーミック電極７が形成され、オーミック電極
間のリセス部にＴｉ／Ａｌからなるゲート長５０ｎｍの
ゲート電極８が形成されている。
からなるオーミック電極７が形成され、オーミック電極
間のリセス部にＴｉ／Ａｌからなるゲート長５０ｎｍの
ゲート電極８が形成されている。
【００４１】本実施例では、バリア半導体層３ａとして
基板のＩｎＰとは格子定数の異なるＩｎx Ａｌ1-x Ａｓ
（０≦ｘ＜０．５）を用いているが、その層厚が１０ｎ
ｍと薄いため結晶欠陥は発生しない。バリア半導体層で
あるＩｎx Ａｌ1-x Ａｓ（０≦ｘ＜０．５）層は、電子
供給層であるＩｎ0.52Ａｌ0.48Ａｓ層に比較して高いエ
ネルギーのΓ谷を有しているため、動作層であるＩｎx
Ｇａ1-x Ａｓに対し高い電子障壁として働き、ドレイン
コンダクタンスの増加を抑制し、ピンチオフ特性の劣化
を防ぐ効果がある。
基板のＩｎＰとは格子定数の異なるＩｎx Ａｌ1-x Ａｓ
（０≦ｘ＜０．５）を用いているが、その層厚が１０ｎ
ｍと薄いため結晶欠陥は発生しない。バリア半導体層で
あるＩｎx Ａｌ1-x Ａｓ（０≦ｘ＜０．５）層は、電子
供給層であるＩｎ0.52Ａｌ0.48Ａｓ層に比較して高いエ
ネルギーのΓ谷を有しているため、動作層であるＩｎx
Ｇａ1-x Ａｓに対し高い電子障壁として働き、ドレイン
コンダクタンスの増加を抑制し、ピンチオフ特性の劣化
を防ぐ効果がある。
【００４２】本実施例では、バリア半導体層３ａとし
て、厚さ１０ｎｍのＩｎx Ａｌ1-x Ａｓ層（ｘ＝０．
２）を１層用いたが複数層挿入（例えば界面から５ｎ
ｍ、３０ｎｍの位置に１層ずつ）すれば、さらにドレイ
ンコンダクタンスの増加抑制とピンチオフ特性の劣化防
止に効果がある。
て、厚さ１０ｎｍのＩｎx Ａｌ1-x Ａｓ層（ｘ＝０．
２）を１層用いたが複数層挿入（例えば界面から５ｎ
ｍ、３０ｎｍの位置に１層ずつ）すれば、さらにドレイ
ンコンダクタンスの増加抑制とピンチオフ特性の劣化防
止に効果がある。
【００４３】本実施例では、バリア半導体層３ａとして
Ｉｎx Ａｌ1-x Ａｓ層（ｘ＝０．２、厚さ１０ｎｍ）を
用いたが、２０ｎｍ以下のＩｎx Ａｌ1-x Ａｓ（０≦ｘ
＜０．５）、あるいはＡｌx Ｇａ1-x Ａｓ（０≦ｘ≦
１．０）、あるいはＩｎx Ｇａ1-x Ｐ（０≦ｘ＜０．
８）、あるいはＩｎx Ａｌ1-x Ｐ（０≦ｘ＜０．８）、
あるいはＧａx Ａｌ1-x Ｐ（０≦ｘ≦１．０）、あるい
はＧａＡｓx Ｐ1-x （０≦ｘ≦１．０）、あるいはＡｌ
Ａｓx Ｐ1-x （０≦ｘ≦１．０）を用いても同様の効果
が得られる。また、本実施例では、電子供給層９として
Ｉｎx Ａｌ1-x Ａｓ層（０．５０≦ｘ≦０．５５）を用
いたが、ＩｎＰを用いたトランジスタでも同様の効果が
得られる。
Ｉｎx Ａｌ1-x Ａｓ層（ｘ＝０．２、厚さ１０ｎｍ）を
用いたが、２０ｎｍ以下のＩｎx Ａｌ1-x Ａｓ（０≦ｘ
＜０．５）、あるいはＡｌx Ｇａ1-x Ａｓ（０≦ｘ≦
１．０）、あるいはＩｎx Ｇａ1-x Ｐ（０≦ｘ＜０．
８）、あるいはＩｎx Ａｌ1-x Ｐ（０≦ｘ＜０．８）、
あるいはＧａx Ａｌ1-x Ｐ（０≦ｘ≦１．０）、あるい
はＧａＡｓx Ｐ1-x （０≦ｘ≦１．０）、あるいはＡｌ
Ａｓx Ｐ1-x （０≦ｘ≦１．０）を用いても同様の効果
が得られる。また、本実施例では、電子供給層９として
Ｉｎx Ａｌ1-x Ａｓ層（０．５０≦ｘ≦０．５５）を用
いたが、ＩｎＰを用いたトランジスタでも同様の効果が
得られる。
【００４４】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるものではなく、特許
請求の範囲に記載された範囲内において適宜変更を加え
うるものである。例えば、実施例では、バリア半導体層
の上下のバッファ層や電子供給層の半導体の組成は同一
であるものとしていたが必ずしも一致させる必要はな
い。
本発明はこれら実施例に限定されるものではなく、特許
請求の範囲に記載された範囲内において適宜変更を加え
うるものである。例えば、実施例では、バリア半導体層
の上下のバッファ層や電子供給層の半導体の組成は同一
であるものとしていたが必ずしも一致させる必要はな
い。
【００４５】
【発明の効果】以上説明したように、本発明による電界
効果トランジスタは、ヘテロバッファ層（あるいは第２
電子供給層）中の動作層近傍側にバッファ層のエネルギ
ーバンドのΓ谷より高いエネルギーのΓ谷を有する厚さ
２０ｎｍ以下のバリア半導体層を１乃至複数層挿入した
ものであるので、動作層中の電子に対しバッファ層（あ
るいは第２電子供給層）中のバリア半導体層が高い障壁
を形成することができ、電子が高電界によって加速され
高エネルギーを得ても、バッファ層（あるいは第２電子
供給層）中への注入は抑制される。
効果トランジスタは、ヘテロバッファ層（あるいは第２
電子供給層）中の動作層近傍側にバッファ層のエネルギ
ーバンドのΓ谷より高いエネルギーのΓ谷を有する厚さ
２０ｎｍ以下のバリア半導体層を１乃至複数層挿入した
ものであるので、動作層中の電子に対しバッファ層（あ
るいは第２電子供給層）中のバリア半導体層が高い障壁
を形成することができ、電子が高電界によって加速され
高エネルギーを得ても、バッファ層（あるいは第２電子
供給層）中への注入は抑制される。
【００４６】したがって、本発明によれば、短チャネル
化が進行しても、ゲートへの印加電圧によってゲート電
極直下の動作層およびバッファ層中に流れる電子の量を
制御することが可能となり、トランジスタのドレインコ
ンダクタンスの増加を抑制し、ピンチオフ特性を良好に
維持することが可能になる。
化が進行しても、ゲートへの印加電圧によってゲート電
極直下の動作層およびバッファ層中に流れる電子の量を
制御することが可能となり、トランジスタのドレインコ
ンダクタンスの増加を抑制し、ピンチオフ特性を良好に
維持することが可能になる。
【図１】本発明の第１〜第３の実施例を説明するための
電界効果トランジスタの断面図とエネルギーバンド図。
電界効果トランジスタの断面図とエネルギーバンド図。
【図２】本発明の第４〜第６の実施例を説明するための
電界効果トランジスタの断面図とエネルギーバンド図。
電界効果トランジスタの断面図とエネルギーバンド図。
【図３】従来の電界効果トランジスタの断面図とエネル
ギーバンド図。
ギーバンド図。
１ 高抵抗基板 ２ バッファ層 ３ バッファ層のエネルギーバンドのΓ谷より高いΓ谷
を有するバリア半導体層 ３ａ 電子供給層のエネルギーバンドのΓ谷より高いΓ
谷を有するバリア半導体層 ４ 動作層 ５ 電子供給層 ６ 高濃度ｎ型半導体層 ７ オーミック電極 ８ ゲート電極 ９ 電子供給層
を有するバリア半導体層 ３ａ 電子供給層のエネルギーバンドのΓ谷より高いΓ
谷を有するバリア半導体層 ４ 動作層 ５ 電子供給層 ６ 高濃度ｎ型半導体層 ７ オーミック電極 ８ ゲート電極 ９ 電子供給層
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/66
Claims (3)
- 【請求項１】 動作層と基板との間に前記動作層より電
子親和力の小さい半導体層がバッファ層または電子供給
層として形成されている電界効果トランジスタにおい
て、前記バッファ層または電子供給層中の動作層近傍側
に該バッファ層または電子供給層のエネルギーバンドの
Γ谷より高いエネルギーのΓ谷を有する厚さ２０ｎｍ以
下のバリア半導体層が１乃至複数層挿入されていること
を特徴とする電界効果トランジスタ。 - 【請求項２】 前記動作層がＩｎx Ｇａ1-x Ａｓ（０≦
ｘ≦０．５）、前記基板がＧａＡｓ、前記動作層より電
子親和力の小さい半導体層がＡｌx Ｇａ1-xＡｓ（０≦
ｘ≦０．４）、前記バリア半導体層がＡｌx Ｇａ1-x Ａ
ｓ（０．４≦ｘ≦１．０）、Ｉｎx Ｇａ1-x Ｐ（０≦ｘ
＜０．５）、Ｉｎx Ａｌ1-x Ｐ（０≦ｘ＜０．６）、Ｇ
ａx Ａｌ1-x Ｐ（０≦ｘ≦１．０）、ＧａＡｓx Ｐ1-x
（０≦ｘ≦０．５）あるいはＡｌＡｓx Ｐ1-x （０≦ｘ
≦１．０）の中のいずれかであることを特徴とする請求
項１記載の電界効果トランジスタ。 - 【請求項３】 前記動作層がＩｎx Ｇａ1-x Ａｓ（０．
５≦ｘ≦１．０）、前記基板がＩｎＰ、前記動作層より
電子親和力の小さい半導体層がＩｎx Ａｌ1-x Ａｓ
（０．５０≦ｘ≦０．５５）あるいはＩｎＰであり、か
つ、前記バリア半導体層がＩｎx Ａｌ1-x Ａｓ（０≦ｘ
＜０．５）、Ａｌx Ｇａ1-x Ａｓ（０≦ｘ≦１．０）、
Ｉｎx Ｇａ1-x Ｐ（０≦ｘ＜０．８）、Ｉｎx Ａｌ1-x
Ｐ（０≦ｘ＜０．８）、Ｇａx Ａｌ1-x Ｐ（０≦ｘ≦
１．０）、ＧａＡｓx Ｐ1-x （０≦ｘ≦１．０）あるい
はＡｌＡｓx Ｐ1-x （０≦ｘ≦１．０）のなかのいずれ
かであることを特徴とする請求項１記載の電界効果トラ
ンジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14236895A JPH08316463A (ja) | 1995-05-18 | 1995-05-18 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14236895A JPH08316463A (ja) | 1995-05-18 | 1995-05-18 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08316463A true JPH08316463A (ja) | 1996-11-29 |
Family
ID=15313765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14236895A Pending JPH08316463A (ja) | 1995-05-18 | 1995-05-18 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08316463A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114551579A (zh) * | 2020-11-25 | 2022-05-27 | 苏州华太电子技术有限公司 | Ldmos器件、抑制热载流子效应所导致ldmos器件退化的方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06244218A (ja) * | 1993-02-22 | 1994-09-02 | Sumitomo Electric Ind Ltd | 化合物半導体装置 |
-
1995
- 1995-05-18 JP JP14236895A patent/JPH08316463A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06244218A (ja) * | 1993-02-22 | 1994-09-02 | Sumitomo Electric Ind Ltd | 化合物半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114551579A (zh) * | 2020-11-25 | 2022-05-27 | 苏州华太电子技术有限公司 | Ldmos器件、抑制热载流子效应所导致ldmos器件退化的方法 |
| CN114551579B (zh) * | 2020-11-25 | 2023-10-31 | 苏州华太电子技术股份有限公司 | Ldmos器件、抑制热载流子效应所导致ldmos器件退化的方法 |
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