JPH08306824A - 樹脂封止型半導体装置 - Google Patents

樹脂封止型半導体装置

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JPH08306824A
JPH08306824A JP7104988A JP10498895A JPH08306824A JP H08306824 A JPH08306824 A JP H08306824A JP 7104988 A JP7104988 A JP 7104988A JP 10498895 A JP10498895 A JP 10498895A JP H08306824 A JPH08306824 A JP H08306824A
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JP
Japan
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resist film
resin
semiconductor device
chip
sealed
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JP7104988A
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English (en)
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Satoshi Miyahara
智 宮原
Yasuo Uchikawa
康夫 内川
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Citizen Watch Co Ltd
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Citizen Watch Co Ltd
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Publication date
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Abstract

(57)【要約】 【目的】 樹脂封止型半導体装置の信頼性の向上。 【構成】 樹脂基板１の上面側にＩＣチップ８を固着す
るダイパターン３と、前記ＩＣチップ８の各電極を接続
するためのリードパターン４と、前記リードパターン４
を除いた部分に第１のレジスト膜６を形成し、前記第１
のレジスト膜６上に部分的に凹凸形状をした同一材料よ
りなる第２のレジスト膜１４を形成した回路基板７にＩ
Ｃチップ８を実装し、前記ＩＣチップ８を封止する樹脂
封止材１１でトランスファーモールドする。 【効果】 コストアップすることなくモールド樹脂の密
着力向上。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はモールド樹脂の密着性を
改良した樹脂封止型半導体装置に関するものである。
【０００２】
【従来の技術】近年、樹脂基板にＩＣチップを実装し、
熱硬化性樹脂でモールドした後、外部電極に半田バンプ
を設けた構造の樹脂封止型半導体装置（以下ＢＧＡと略
記する）が広く採用されている。
【０００３】図３は従来のＢＧＡパッケージの断面図、
図４は図３に示す回路基板の平面図である。図３及び図
４において、樹脂基板１の両面に薄い銅箔が積層されて
いて、スルーホール２の穴明け加工後、両面銅張りされ
た樹脂基板１の全表面に無電解銅メッキにより銅メッキ
層を形成する。更にメッキレジストをラミネートし、露
光現像してパターンマスクを形成した後、エッチング液
を用いてパターンエッチッグを行うことにより上面側に
はＩＣチップのダイパターン３、３ａ及び電源パターン
３ｂと、リードパターン４を形成し、下面側には半田バ
ンプを形成するパット電極５を形成する。尚前記ダイパ
ターン３及びリードパターン４はスルーホール２を介し
てパット電極５に接続されている。更に、樹脂基板１の
上下面には、レジスト膜がラミネートされ、前記ダイパ
ターン３、リードパターン４及びパット電極５に対応し
たレジスト膜にエッチング加工によって開口部を形成す
ることにより、回路基板７が完成する。
【０００４】次に、前記回路基板７上のダイパターン３
には、接着剤９によってＩＣチップ８が固着され、該Ｉ
Ｃチップ８の電極はリードパターン４にボンディングワ
イヤー１０によってボンディングされている。また樹脂
基板１の下面側に設けられたパット電極５にて、半田バ
ンプ１２が形成され、更に樹脂基板１の上面側を熱硬化
性樹脂よりなる樹脂封止材１１にてモールドすることに
よりＢＧＡ１３が完成される。
【０００５】
【発明が解決しようとする課題】しかしながら、前述し
た樹脂封止型半導体装置には次のような問題点がある。
即ち、図３及び図４の前記ＢＧＡ１３において、樹脂封
止部材１１上に形成されたレジスト膜６上に樹脂封止材
１１が形成さているため、前記レジスト膜６上面と樹脂
封止材１１間の密着力は、モールド後の初期の状態で
は、かなりの密着力を有するが、前記ＢＧＡ１３が湿度
環境中に長くおかれると、前記レジスト膜６が吸湿され
ることによって、前記レジスト膜６と樹脂封止材１１と
の密着力が著しく低下し、この結果封止樹脂の剥離や界
面からのリークによって半導体装置としての特性を損な
う致命的な問題があった。
【０００６】本発明の目的は、上記従来の課題を解決す
るために、大幅なコストアップを伴うことなく、前記レ
ジスト面と樹脂封止材間の密着力を改善し信頼性の優れ
た樹脂封止型半導体装置を提供するものである。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明における樹脂封止型半導体装置は、樹脂基板
と前記樹脂基板上にＩＣチップを固着するためのダイパ
ターンと、前記ダイパターンと前記ＩＣチップの各電極
を接続するための接続電極と、少なくとも前記接続電極
を除いた部分にレジスト膜を形成した回路基板にＩＣチ
ップを実装し、該ＩＣチップを樹脂封止してなる樹脂封
止型半導体装置において、前記樹脂封止している部分の
レジスト膜の表面に凹凸形状を設けたことを特徴とする
ものである。
【０００８】また、前記レジスト膜表面の凹凸形状は、
前記樹脂基板上に形成された第１のレジスト膜と、該第
１のレジスト膜上に部分的に形成された第２のレジスト
膜より構成されていることを特徴とするものである。
【０００９】また、前記第１のレジスト膜と第２のレジ
スト膜とは、同一材料よりなることを特徴とするもので
ある。
【００１０】
【作用】そこで、本発明により得られる樹脂封止型半導
体装置において、前述したように、前記樹脂基板の上面
側に形成した第１のレジスト膜表面に凹凸形状に第２の
レジスト膜を同一材料で形成することにより、レジスト
膜と樹脂封止材との結合力を高めることが可能である。
【００１１】
【実施例】以下図面に基づいて本発明における樹脂封止
型半導体装置の好適な実施例を説明する。図１及び図２
は本発明の実施例で、図１は本発明のＢＧＡパッケージ
の断面図、図２は図１に示す回路基板の平面図である。
図において従来技術と同一部材は同一符号で示し説明は
省略する。
【００１２】図１及び図２において、前記図３及び図４
と異なる部分は、回路基板７の上面側にラミネートされ
たレジスト膜６（第１のレジスト膜）の面上に、凹凸形
状を形成したことである。前記凹凸形状の形成の仕方と
しては、第１のレジスト膜６上に第２のレジスト膜１４
として液状のレジスト材を、マスクを用いて部分印刷を
してもよく、またドライフィルム材を部分的にラミネー
ト加工してもよい。
【００１３】尚、第２のレジスト膜１４の材質として
は、レジスト材同志の密着力を考慮すると、前記第１の
レジスト膜６と同一の材質のものが好ましい。
【００１４】上記第１のレジスト膜６面上に形成された
第２のレジスト膜１４の凹凸の形状によって、樹脂封止
材１１はそのアンカー効果により著しくその密着力を向
上させることが可能である。
【００１５】尚、前記凹凸の形状は、第２のレジスト膜
１４の形成工程を追加するだけで可能となるため、殆ど
コストアップを伴うことなく、密着力の向上を図ること
ができる。
【００１６】
【発明の効果】以上説明したように、本発明によれば、
樹脂封止型半導体装置を構成する樹脂基板の上面側に形
成した第１のレジスト膜上に凹凸形状をした第２のレジ
スト膜を同一材料で形成するだけで、樹脂封止材の密着
力を著しく向上することができるため、殆どコストアッ
プすることなく、樹脂基板より樹脂封止材が剥離するこ
とがない。以上により、信頼性の高い樹脂封止型半導体
装置を提供することが可能である。
【図面の簡単な説明】
【図１】本発明の樹脂封止型半導体装置の断面図であ
る。
【図２】図１の回路基板の平面図である。
【図３】従来技術の樹脂封止型半導体装置の断面図であ
る。
【図４】図３の回路基板の平面図である。
【符号の説明】
１ 樹脂基板 ２ スルーホール ３ ダイパターン ４ リードパターン ５ パッド電極 ６ 第１のレジスト膜 ７ 回路基板 ８ ＩＣチップ ９ 接着剤 １０ ボンディングワイヤー １１ 樹脂封止材 １３ ＢＧＡ １４ 第２のレジスト膜

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 樹脂基板と前記樹脂基板上にＩＣチップ
    を固着するためのダイパターンと、前記ダイパターンと
    前記ＩＣチップの各電極を接続するための接続電極と、
    少なくとも前記接続電極を除いた部分にレジスト膜を形
    成した回路基板にＩＣチップを実装し、該ＩＣチップを
    樹脂封止してなる樹脂封止型半導体装置において、前記
    樹脂封止している部分のレジスト膜表面に凹凸形状を設
    けたことを特徴とする樹脂封止型半導体装置。
  2. 【請求項２】 前記レジスト膜表面の凹凸形状は、前記
    樹脂基板上に形成された第１のレジスト膜と、該第１の
    レジスト膜上に部分的に形成された第２のレジスト膜よ
    り構成されていることを特徴とする請求項１記載の樹脂
    封止型半導体装置。
  3. 【請求項３】 前記第１のレジスト膜と第２のレジスト
    膜とは、同一材料よりなることを特徴とする請求項２記
    載の樹脂封止型半導体装置。
JP7104988A 1995-04-28 1995-04-28 樹脂封止型半導体装置 Pending JPH08306824A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018142746A (ja) * 2018-06-20 2018-09-13 ローム株式会社 半導体装置
FR3111471A1 (fr) * 2020-06-15 2021-12-17 Stmicroelectronics (Grenoble 2) Sas Substrat de support pour circuit intégré, dispositif électronique, et procédés de production et de conditionnement correspondants.

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JP2018142746A (ja) * 2018-06-20 2018-09-13 ローム株式会社 半導体装置
FR3111471A1 (fr) * 2020-06-15 2021-12-17 Stmicroelectronics (Grenoble 2) Sas Substrat de support pour circuit intégré, dispositif électronique, et procédés de production et de conditionnement correspondants.

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