JPH083006Y2 - 半導体装置の実装構造 - Google Patents

半導体装置の実装構造

Info

Publication number
JPH083006Y2
JPH083006Y2 JP1990025766U JP2576690U JPH083006Y2 JP H083006 Y2 JPH083006 Y2 JP H083006Y2 JP 1990025766 U JP1990025766 U JP 1990025766U JP 2576690 U JP2576690 U JP 2576690U JP H083006 Y2 JPH083006 Y2 JP H083006Y2
Authority
JP
Japan
Prior art keywords
chip
chips
mounting structure
circuit board
pressing plate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP1990025766U
Other languages
English (en)
Other versions
JPH03116034U (ja
Inventor
稔 平井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP1990025766U priority Critical patent/JPH083006Y2/ja
Publication of JPH03116034U publication Critical patent/JPH03116034U/ja
Application granted granted Critical
Publication of JPH083006Y2 publication Critical patent/JPH083006Y2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201Structure
    • H01L2224/32012Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32014Structure relative to the bonding area, e.g. bond pad the layer connector being smaller than the bonding area, e.g. bond pad
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73253Bump and layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161Cap
    • H01L2924/1615Shape
    • H01L2924/16152Cap comprising a cavity for hosting the device, e.g. U-shaped cap
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161Cap
    • H01L2924/1615Shape
    • H01L2924/16195Flat cap [not enclosing an internal cavity]

Landscapes

  • Wire Bonding (AREA)

Description

【考案の詳細な説明】 (イ) 産業上の利用分野 この考案は、IC等の半導体装置の、いわゆるフェイス
ダウン実装構造に関し、特に多数個のチップを並べて実
装するのに適した実装構造に関する。
(ロ) 従来の技術 近年、液晶表示器やプリントヘッド等においては、回
路基板上の配線パターンに、チップのパッドをリード
(ワイヤ)を用いず直接接続する、いわゆるフェイスダ
ウン実装が用いられている。従来のフェイスダウン実装
は、チップ全体を樹脂で固めるものであった。ところ
が、チップが複数個隣接して実装されており、その内一
つのチップを交換したい場合、例えば動物試験を行い一
つのチップが不良であることが判明した時にその不良チ
ップを交換したい場合がある。その時、不良チップを固
めている樹脂を溶かす必要があるが、その影響が他のチ
ップに及んでしまう問題があった。
そこで、本願出願人は、上記問題点を解決する実装構
造を既に出願している。この先願に係る実装構造は、第
4図(a)及び第4図(b)に示されている。第4図
(a)において、Bは回路基板、Aはこの回路基板B上
に形成された配線パターンを示している。IC等のチップ
11のパッド11a上には、バンプ12が形成されており、前
記配線パターンA上にそれぞれ位置している。
このチップ11は、キャップ14で覆われており、その脚
部13は回路基板Bに接着剤16で接着されている。キャッ
プ14には、シート状のゴム15が貼着されている。このゴ
ム15の弾性力により、チップ11背面11bが押圧され、バ
ンプ12が配線パターンAに圧接されて、しかもこの圧接
状態が保持される。
チップ11を交換する場合には、キャップ脚部13の接着
剤16を溶かすが、この溶かす範囲はキャップ脚部13とい
う限られた小さい部分であるので、隣接するチップ11に
影響を及ぼすことが少ない。
(ハ) 考案が解決しようとする課題 例えばプリントヘッドにおいては、ドライブ用のICが
多数個並べて実装され、その数が数十個に達することも
珍しくない。従って、上記先願に係る実装構造では、IC
の数だけ、キャップ14も使用することになる。ところ
が、キャップ14は、樹脂成形品又は金属加工品であり、
多数個使用するとコストの上昇が無視できない。
この考案は、上記に鑑みなされたものであり、多数個
のICを並べて実装する場合に、簡素でコストを低減でき
る半導体装置の実装構造の提供を目的としている。
(ニ) 課題を解決するための手段 この考案の半導体装置の実装構造を、一実施例に対応
する第1図(a)(b)を用いて説明すると、回路基板
B上に複数個並べて搭載されるチップ1、…、1と、こ
れら各チップ1のパッド1a上に形成され、前記回路基板
B上の配線パターンAに圧接されるバンプ2と、前記回
路基板B上に接着され、前記チップ1、…、1の配列方
向に沿って延伸する1対の基材3、3と、前記チップ1
のそれぞれに備えられ、両端部4a、4aが前記基材3、3
上に接着される押さえ板4と、この押さえ板4に設けら
れ、前記各チップ1の背面1bを押圧して、前記バンプ2
と配線パターンAとの圧設状態を保持する弾性体5とか
らなるものである。
(ホ) 作用 この考案の半導体装置の実装構造では、複数のチップ
1、…、1に対して、共通の基材3、3を用いる簡素な
構造である。基材3と押え板4が別部材であるため、こ
れらを樹脂成形品としなくても、例えば市販のプラスチ
ック板等を切断して得ることができ、その分コストの低
減を図ることができる。
1つのチップ1を交換する場合には、押さえ板端部4a
と基材3との間の接着剤7のみを溶かせばよいから、他
のチップ1への影響が少なくなるものはもちろんであ
る。
(ヘ) 実施例 この考案の一実施例を第1図乃至第3図に基づいて以
下に説明する。
第1図(a)は、実施例実装構造を側方より見た図、
第1図(b)は、同実装構造を上方より見た図である。
回路基板B上には、第1図(b)に示すように、複数個
のチップ1、…、1が並べて搭載される。各チップ1の
パッド1aにはバンプ2が形成されており、回路基板Bの
配線パターンA上にそれぞれ位置している〔第1図
(a)参照〕。
回路基板B上には、1対の基材3、3が、紫外線硬化
樹脂よりなる接着剤6、6で接着されている。基材3、
3は、チップ1、…、1の配列方向に延伸しており、チ
ップ1、…、1を挟むように配置される〔第1図(b)
参照〕。
各チップ1は、それぞれ押さえ板4で押さえられてい
る。押さえ板端部4a、4aは、やはり紫外線硬化樹脂より
なる接着剤7で、基材3、3上に接着される。押さえ板
4には、円形シート状のシリコンゴム5が貼着されてい
る。このシリコンゴム5の弾性力により、チップ背面1b
が押圧され、バンプ2が配線パターンAに圧接され、し
かもこの圧接状態が保持される。
第2図(a)及び第2図(b)は、それぞれ順に実装
工程を説明する図である。まず押さえ板4を反転して、
シリコンゴム5上にチップ1を接着する〔第2図(a)
参照〕。一方、回路基板B上には、基材3、3をそれぞ
れ位置決めして接着しておく〔第2図(b)参照〕。
押さえ板4を元に戻し、図示しないチャック等で把持
して、端部4a、4aに接着剤7、7を付着する。そして、
バンプ2が配線パターンA上に位置するように位置決め
を行い、押さえ板4を基材3、3上に押圧する〔第2図
(b)参照〕。この時シリコンゴム5が圧縮されて、そ
の圧縮力により、チップ1を回路基板13で押し付ける圧
接力が生じる。この状態で接着剤7に紫外線を照射すれ
ば、接着剤7が硬化して、バンプ2と配線パターンAと
の圧接状態が保持される。このようにして、各チップ1
が実装されていく。
もし、1つのチップ1が不良であることが実装後に判
明した場合には、このチップ1の押さえ板4を接着して
いる接着剤7を溶かして、チップ1を押さえ板4ごと取
り外す。接着剤7は、全体から見れば限られた部分であ
るから、他のチップ1へ影響を及ぼすことが少ない。
第3図は、変形例実装構造を上方より見た図である。
この変形例では、基材3、3を1つの枠状の部材3′に
一体化したものであり、基材3、3の位置決めが一度に
行える。部材3′は枠状の他、はしご状等にもすること
ができ適宜設計変更可能である。
(ト) 考案の効果 以上説明したように、この考案の半導体装置の実装構
造は、回路基板上に複数個並べて搭載されるチップと、
これら各チップのパッド上に形成され、前記回路基板上
の配線パターンに圧接されるバンプと、前記回路基板上
に接着され、前記チップの配線方向に沿って延伸する1
対の基材と、前記チップのそれぞれに備えられ、両端部
が前記基材上に接着される押さえ板と、この押さえ板に
設けられ、前記各チップの背面を押圧して、前記バンプ
と配線パターンとの圧設状態を保持する弾性体となるも
のであり、構成を簡素化し、材料、コストを低減できる
利点を有している。
【図面の簡単な説明】
第1図(a)は、この考案の一実施例に係る半導体装置
の実装構造を側方より見た図、第1図(b)は、同半導
体装置の実装構造を上方より見た図、第2図(a)及び
第2図(b)は、それぞれ順に同半導体装置の実装構造
の実装工程を説明する図、第3図は、同半導体装置の実
装構造の変形例を示す図、第4図(a)は、先願に係る
半導体装置の実装構造を側方より見た図、第4図(b)
は、同半導体装置の実装構造を上方より見た図である。 1:チップ、1a:パッド、2:バンプ、3:基材、4:押さえ
板、5:シリコンゴム、6・7:接着剤、A:配線パターン、
B:回路基板。

Claims (1)

    【実用新案登録請求の範囲】
  1. 【請求項1】回路基板上に複数個並べて搭載されるチッ
    プと、これら各チップのパッド上に形成され、前記回路
    基板上の配線パターンに圧接されるバンプと、前記回路
    基板上に接着され、前記チップの配列方向に沿って延伸
    する1対の基材と、前記チップのそれぞれに備えられ、
    両端部が前記基材上に接着される押さえ板と、この押さ
    え板に設けられ、前記各チップの背面を押圧して、前記
    バンプと配線パターンとの圧接状態を保持する弾性体と
    からなる半導体装置の実装構造。
JP1990025766U 1990-03-14 1990-03-14 半導体装置の実装構造 Expired - Fee Related JPH083006Y2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1990025766U JPH083006Y2 (ja) 1990-03-14 1990-03-14 半導体装置の実装構造

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1990025766U JPH083006Y2 (ja) 1990-03-14 1990-03-14 半導体装置の実装構造

Publications (2)

Publication Number Publication Date
JPH03116034U JPH03116034U (ja) 1991-12-02
JPH083006Y2 true JPH083006Y2 (ja) 1996-01-29

Family

ID=31528689

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1990025766U Expired - Fee Related JPH083006Y2 (ja) 1990-03-14 1990-03-14 半導体装置の実装構造

Country Status (1)

Country Link
JP (1) JPH083006Y2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008029802A (ja) * 2006-06-29 2008-02-14 Sadao Kiyomiya 遊技媒体数量表示システム、並びに遊技媒体数量測定装置及び同方法

Also Published As

Publication number Publication date
JPH03116034U (ja) 1991-12-02

Similar Documents

Publication Publication Date Title
US5631191A (en) Method for connecting a die to electrically conductive traces on a flexible lead-frame
TW498516B (en) Manufacturing method for semiconductor package with heat sink
JP4757398B2 (ja) 半導体装置の製造方法
KR20020031044A (ko) 반도체 장치 및 반도체 장치의 제조 방법과 반도체 장치의실장 방법
JP6931311B2 (ja) 異方性導電膜またはペーストを用いて高さの異なる複数のチップを可撓性基板上に同時に接着する方法
JPH11307592A (ja) 半導体装置およびその製造方法
JPH07335695A (ja) Icチップモジュール組立体及びそれに用いられる付勢部材
JP2002124607A (ja) ディスプレイドライバモジュール
JPH083006Y2 (ja) 半導体装置の実装構造
JPH02278740A (ja) 半導体装置のパッケージング方法
TW480686B (en) Intersecting stacked type dual die package structure and manufacturing process
JPH10173007A (ja) ベアチップ搭載装置
JPH08213428A (ja) 半導体装置の実装方法
JPH03241847A (ja) 半導体装置の実装構造
JP3022910B2 (ja) 半導体装置の製造方法
JPH11330010A (ja) 半導体装置の製造方法
KR200155176Y1 (ko) 반도체 패키지
JP2001189553A (ja) 基板の接合装置及びその装置を用いた基板の接合方法
JP3487991B2 (ja) 半導体装置
JP4002220B2 (ja) 半導体装置の製造方法
JP2599509B2 (ja) 半導体装置の実装構造
JPH056919A (ja) フリツプチツプボンデイング方法
JP2001127105A (ja) 半導体装置の製造方法及びボンディング用加圧治具
JP2797732B2 (ja) Icパッケージ
JPH1187777A (ja) Led半導体装置の実装方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees