JP3487991B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP3487991B2 JP3487991B2 JP28721895A JP28721895A JP3487991B2 JP 3487991 B2 JP3487991 B2 JP 3487991B2 JP 28721895 A JP28721895 A JP 28721895A JP 28721895 A JP28721895 A JP 28721895A JP 3487991 B2 JP3487991 B2 JP 3487991B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- semiconductor element
- center
- chip scale
- size
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
- H01L2224/141—Disposition
- H01L2224/1412—Layout
- H01L2224/1413—Square or rectangular array
- H01L2224/14133—Square or rectangular array with a staggered arrangement, e.g. depopulated array
Landscapes
- Wire Bonding (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、
特に、一の半導体素子を基板上にフリップチップボンデ
ィングを用いて搭載してなるチップスケールパッケージ
に関する。チップスケールパッケージは、フリップチッ
プボンディングによりプリント基板上に実装され、プリ
ント基板上に並んで配され、モジュールを構成する。モ
ジュールの小型化を図るため、実装の高密度化が求めら
れており、このために、チップスケールパッケージのサ
イズを小さくすることが望まれている。
特に、一の半導体素子を基板上にフリップチップボンデ
ィングを用いて搭載してなるチップスケールパッケージ
に関する。チップスケールパッケージは、フリップチッ
プボンディングによりプリント基板上に実装され、プリ
ント基板上に並んで配され、モジュールを構成する。モ
ジュールの小型化を図るため、実装の高密度化が求めら
れており、このために、チップスケールパッケージのサ
イズを小さくすることが望まれている。
【０００２】
【従来の技術】図１２及び図１３は、従来のチップスケ
ールパッケージ１０を示す。チップスケールパッケージ
１０は、ａ×ａの矩形状の単一の半導体素子１１が、そ
の中心０１を、半導体素子１１の大きさに対応する大き
さを有する矩形状の基板１２の中心Ｏ２と一致させて、
搭載してあり、基板１２が、その下面に、実装のための
半田ボール１３を複数並んで有する構成である。
ールパッケージ１０を示す。チップスケールパッケージ
１０は、ａ×ａの矩形状の単一の半導体素子１１が、そ
の中心０１を、半導体素子１１の大きさに対応する大き
さを有する矩形状の基板１２の中心Ｏ２と一致させて、
搭載してあり、基板１２が、その下面に、実装のための
半田ボール１３を複数並んで有する構成である。
【０００３】半導体素子１１は、半田バンプ１４を利用
したフリップチップボンディングにより基板１２と電気
的に接続してあり、且つ、半導体素子１１と基板１２と
の隙間に充填してあるエポキシ樹脂部１５により基板１
２と接着してある。 このチップスケールパッケージ１
０は、半田ボール１３を利用して、プリント基板上に実
装される。
したフリップチップボンディングにより基板１２と電気
的に接続してあり、且つ、半導体素子１１と基板１２と
の隙間に充填してあるエポキシ樹脂部１５により基板１
２と接着してある。 このチップスケールパッケージ１
０は、半田ボール１３を利用して、プリント基板上に実
装される。
【０００４】上記チップスケールパッケージ１０は、図
１４に示すようにして製造される。先ず、フリップチッ
プボンディング工程２０を行い、同図（Ｂ）に示すよう
に、半導体素子１１を、その中心０１を、基板１２の中
心Ｏ２と一致させて、搭載する。次いで、エポキシ樹脂
塗布工程２１を行い、同図（Ｃ）に示すように、基板１
２のうち、半導体素子１１より周囲に張り出ている部分
１２ａに、基板１２の四辺に沿って、符号１６で示すよ
うに、エポキシ樹脂をポッテングして塗布する。最後
に、エポキシ樹脂充填・キュア工程２２を行う。先ず、
７０〜８０度Ｃに加熱し、塗布されたエポキシ樹脂１６
を軟化させる。軟化したエポキシ樹脂は、毛細管現象に
より、基板１２と半導体素子１１との隙間１７内に侵入
し、隙間１７を埋める。次いで、１５０〜１６０度Ｃに
加熱し、隙間１７を埋めたエポキシ樹脂を硬化させる。
１４に示すようにして製造される。先ず、フリップチッ
プボンディング工程２０を行い、同図（Ｂ）に示すよう
に、半導体素子１１を、その中心０１を、基板１２の中
心Ｏ２と一致させて、搭載する。次いで、エポキシ樹脂
塗布工程２１を行い、同図（Ｃ）に示すように、基板１
２のうち、半導体素子１１より周囲に張り出ている部分
１２ａに、基板１２の四辺に沿って、符号１６で示すよ
うに、エポキシ樹脂をポッテングして塗布する。最後
に、エポキシ樹脂充填・キュア工程２２を行う。先ず、
７０〜８０度Ｃに加熱し、塗布されたエポキシ樹脂１６
を軟化させる。軟化したエポキシ樹脂は、毛細管現象に
より、基板１２と半導体素子１１との隙間１７内に侵入
し、隙間１７を埋める。次いで、１５０〜１６０度Ｃに
加熱し、隙間１７を埋めたエポキシ樹脂を硬化させる。
【０００５】
【発明が解決しようとする課題】しかるに、基板１２の
うち、半導体素子１１より外側に張り出ている部分１２
ａは、エポキシ樹脂ポッテングエリアとしての役割を有
する部分であり、エポキシ樹脂をポッテングできるだけ
の幅ｂを有する。幅ｂは、０．５〜１．０ｍｍ程度であ
る。従来のチップスケールパッケージ１０は、半導体素
子１１より外側に張り出している部分１２ａを全周に有
する構成であるため、大きさが、（ａ＋２ｂ）×（ａ＋
２ｂ）となり、十分に小さくは出来なかった。
うち、半導体素子１１より外側に張り出ている部分１２
ａは、エポキシ樹脂ポッテングエリアとしての役割を有
する部分であり、エポキシ樹脂をポッテングできるだけ
の幅ｂを有する。幅ｂは、０．５〜１．０ｍｍ程度であ
る。従来のチップスケールパッケージ１０は、半導体素
子１１より外側に張り出している部分１２ａを全周に有
する構成であるため、大きさが、（ａ＋２ｂ）×（ａ＋
２ｂ）となり、十分に小さくは出来なかった。
【０００６】そこで、本発明は、上記課題を解決した半
導体装置を提供することを目的とする。
導体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】請求項１の発明は、搭載
される予定の一の半導体素子の大きさに対応する大きさ
を有し、下面に外部出力端子を複数有する矩形状の一の
基板と、並んでいる複数のバンプにより該基板の上面に
搭載してある矩形状の一の半導体素子と、該半導体素子
と該基板との隙間に充填され、該半導体素子を該基板に
接着している熱硬化性樹脂部とよりなり、上記半導体素
子は、その中心が上記基板の中心よりずれており、隣合
う二辺が、該基板の隣合う二辺と一致している位置に搭
載してある構成としたものである。
される予定の一の半導体素子の大きさに対応する大きさ
を有し、下面に外部出力端子を複数有する矩形状の一の
基板と、並んでいる複数のバンプにより該基板の上面に
搭載してある矩形状の一の半導体素子と、該半導体素子
と該基板との隙間に充填され、該半導体素子を該基板に
接着している熱硬化性樹脂部とよりなり、上記半導体素
子は、その中心が上記基板の中心よりずれており、隣合
う二辺が、該基板の隣合う二辺と一致している位置に搭
載してある構成としたものである。
【０００８】
【０００９】 請求項２の発明は、搭載される予定の一
の半導体素子の大きさに対応する大きさを有し、下面に
外部出力端子を複数有する矩形状の一の基板と、並んで
いる複数のバンプにより該基板の上面に搭載してある矩
形状の一の半導体素子と、該半導体素子と該基板との隙
間に充填され、該半導体素子を該基板に接着している熱
硬化性樹脂部とよりなり、上記半導体素子は、その中心
が上記基板の中心よりずれており、隣合う三辺が、該基
板の隣合う三辺と一致している位置に搭載してある構成
としたものである。
の半導体素子の大きさに対応する大きさを有し、下面に
外部出力端子を複数有する矩形状の一の基板と、並んで
いる複数のバンプにより該基板の上面に搭載してある矩
形状の一の半導体素子と、該半導体素子と該基板との隙
間に充填され、該半導体素子を該基板に接着している熱
硬化性樹脂部とよりなり、上記半導体素子は、その中心
が上記基板の中心よりずれており、隣合う三辺が、該基
板の隣合う三辺と一致している位置に搭載してある構成
としたものである。
【００１０】 請求項３の発明は、搭載される予定の一
の半導体素子の大きさに対応する大きさを有し、下面に
外部出力端子を複数有する矩形状の一の基板と、並んで
いる複数のバンプにより該基板の上面に搭載してある矩
形状の一の半導体素子と、該半導体素子と該基板との隙
間に充填され、該半導体素子を該基板に接着している熱
硬化性樹脂部とよりなり、上記半導体素子は、その中心
が上記基板の中心よりずれており、一辺が、該基板の一
辺と一致している位置に搭載してある構成としたもので
ある。
の半導体素子の大きさに対応する大きさを有し、下面に
外部出力端子を複数有する矩形状の一の基板と、並んで
いる複数のバンプにより該基板の上面に搭載してある矩
形状の一の半導体素子と、該半導体素子と該基板との隙
間に充填され、該半導体素子を該基板に接着している熱
硬化性樹脂部とよりなり、上記半導体素子は、その中心
が上記基板の中心よりずれており、一辺が、該基板の一
辺と一致している位置に搭載してある構成としたもので
ある。
【００１１】
【発明の実施の形態】図１及び図２は本発明の第１実施
例になるチップスケールパッケージ３０を示す。チップ
スケールパッケージ３０は、ａ×ａの矩形状の単一の半
導体素子１１と、単一のセラミック基板３１とを有す
る。
例になるチップスケールパッケージ３０を示す。チップ
スケールパッケージ３０は、ａ×ａの矩形状の単一の半
導体素子１１と、単一のセラミック基板３１とを有す
る。
【００１２】基板３１は、（ａ＋ｂ）×（ａ＋ｂ）の大
きさを有する。この大きさは、従来のチップスケールパ
ッケージ１０の基板１２の大きさ（ａ＋２ｂ）×（ａ＋
２ｂ）より一回り小さい。小さく出来た理由は、後述す
るように、半導体素子搭載領域を基板３１の中心からず
らして配置したことによる。
きさを有する。この大きさは、従来のチップスケールパ
ッケージ１０の基板１２の大きさ（ａ＋２ｂ）×（ａ＋
２ｂ）より一回り小さい。小さく出来た理由は、後述す
るように、半導体素子搭載領域を基板３１の中心からず
らして配置したことによる。
【００１３】図３に示すように、基板３１は、上面３１
ａに、多数のパッド３２が整列している半導体素子搭載
領域３３を有する。半導体素子搭載領域３３は、その中
心Ｏ１０が、基板３１の中心Ｏ１１より、基板３１の一
のコーナ３１寄りに距離ｃ偏倚して配してある。
ａに、多数のパッド３２が整列している半導体素子搭載
領域３３を有する。半導体素子搭載領域３３は、その中
心Ｏ１０が、基板３１の中心Ｏ１１より、基板３１の一
のコーナ３１寄りに距離ｃ偏倚して配してある。
【００１４】基板３１の下面３１ｂには、図２（Ｂ），
（Ｃ）に示すように、外部出力端子としての、実装のた
めの半田ボール３４が多数並んで設けてある。基板３１
の内部の配線によって、対応するパッド３２と半田ボー
ル３４とが電気的に接続してある。
（Ｃ）に示すように、外部出力端子としての、実装のた
めの半田ボール３４が多数並んで設けてある。基板３１
の内部の配線によって、対応するパッド３２と半田ボー
ル３４とが電気的に接続してある。
【００１５】半導体素子１１は、半田バンプ１４を利用
したフリップチップボンディングによりパッド３２と電
気的且つ機械的に接続してある。また、半導体素子１１
は、半導体素子１１と基板３１との隙間３５に充填して
あるエポキシ樹脂部３６により、半導体素子１１の下面
の全面が基板３１と接着してある。 半導体素子１１の
基板３１に対する位置は、半導体素子１１の中心０１
が、上記半導体素子搭載領域３３の中心Ｏ１０と一致し
ている位置であって、基板３１の中心Ｏ１１より、基板
３１の一のコーナ３１ｃ寄りに距離ｃ偏倚した位置であ
る。半導体素子１１の辺１１ａが基板３１の辺３１ｄと
つらいちであり一致しており、且つ半導体素子１１の辺
１１ｂが基板３１の辺３１ｅとつらいちであり一致して
いる。
したフリップチップボンディングによりパッド３２と電
気的且つ機械的に接続してある。また、半導体素子１１
は、半導体素子１１と基板３１との隙間３５に充填して
あるエポキシ樹脂部３６により、半導体素子１１の下面
の全面が基板３１と接着してある。 半導体素子１１の
基板３１に対する位置は、半導体素子１１の中心０１
が、上記半導体素子搭載領域３３の中心Ｏ１０と一致し
ている位置であって、基板３１の中心Ｏ１１より、基板
３１の一のコーナ３１ｃ寄りに距離ｃ偏倚した位置であ
る。半導体素子１１の辺１１ａが基板３１の辺３１ｄと
つらいちであり一致しており、且つ半導体素子１１の辺
１１ｂが基板３１の辺３１ｅとつらいちであり一致して
いる。
【００１６】基板３１は、二つの張り出し部分３１ｇ，
３１ｉを有する。張り出し部分３１ｈ，３１ｉは、半導
体素子１１の残りの二辺１１ｃ，１１ｄより張り出して
いる部分であり、基板３１の残りの二辺３１ｆ，３１ｇ
に沿う部分である。張り出し部分３１ｈ，３１ｉの幅
は、図１３の張り出し部分の幅ｂと同じであり、ｂであ
る。
３１ｉを有する。張り出し部分３１ｈ，３１ｉは、半導
体素子１１の残りの二辺１１ｃ，１１ｄより張り出して
いる部分であり、基板３１の残りの二辺３１ｆ，３１ｇ
に沿う部分である。張り出し部分３１ｈ，３１ｉの幅
は、図１３の張り出し部分の幅ｂと同じであり、ｂであ
る。
【００１７】よって、図２（Ａ）に示すように、チップ
スケールパッケージ３０は、（ａ＋ｂ）×（ａ＋ｂ）の
大きさを有する。この大きさ（ａ＋ｂ）×（ａ＋ｂ）
は、二点鎖線で示す従来のチップスケールパッケージ１
０の大きさ（ａ＋２ｂ）×（ａ＋２ｂ）より一回り小さ
い。
スケールパッケージ３０は、（ａ＋ｂ）×（ａ＋ｂ）の
大きさを有する。この大きさ（ａ＋ｂ）×（ａ＋ｂ）
は、二点鎖線で示す従来のチップスケールパッケージ１
０の大きさ（ａ＋２ｂ）×（ａ＋２ｂ）より一回り小さ
い。
【００１８】このチップスケールパッケージ３０は、半
田ボール３４を利用して、プリント基板上に実装され
る。このチップスケールパッケージ３０は、従来のチッ
プスケールパッケージ１０より一回り小さいため、小さ
い分、プリント基板上の同じ広さの領域内に、従来のチ
ップスケールパッケージ１０よりより多くの数のチップ
スケールパッケージ３０を実装することが出来る。
田ボール３４を利用して、プリント基板上に実装され
る。このチップスケールパッケージ３０は、従来のチッ
プスケールパッケージ１０より一回り小さいため、小さ
い分、プリント基板上の同じ広さの領域内に、従来のチ
ップスケールパッケージ１０よりより多くの数のチップ
スケールパッケージ３０を実装することが出来る。
【００１９】上記チップスケールパッケージ１０は、図
４に示すようにして製造される。先ず、フリップチップ
ボンディング工程２０を行い、同図（Ｂ）に示すよう
に、半導体素子１１を、その中心０１を、基板３１の中
心Ｏ１１より距離ｃずらして搭載する。
４に示すようにして製造される。先ず、フリップチップ
ボンディング工程２０を行い、同図（Ｂ）に示すよう
に、半導体素子１１を、その中心０１を、基板３１の中
心Ｏ１１より距離ｃずらして搭載する。
【００２０】次いで、エポキシ樹脂塗布工程２１Ａを行
い、同図（Ｃ）に示すように、基板３１のうち、半導体
素子１１の二辺１１ｃ，１１ｄより周囲に張り出ている
基板３１の二辺３１ｆ，３１ｇに沿う張り出し部分３１
ｈ，３１ｉに、符号１６で示すように、エポキシ樹脂を
ポッテングして塗布する。
い、同図（Ｃ）に示すように、基板３１のうち、半導体
素子１１の二辺１１ｃ，１１ｄより周囲に張り出ている
基板３１の二辺３１ｆ，３１ｇに沿う張り出し部分３１
ｈ，３１ｉに、符号１６で示すように、エポキシ樹脂を
ポッテングして塗布する。
【００２１】最後に、エポキシ樹脂充填・キュア工程２
２Ａを行う。先ず、７０〜８０度Ｃに加熱し、塗布され
たエポキシ樹脂１６を軟化させる。軟化したエポキシ樹
脂は、毛細管現象により、基板３１とチップスケールパ
ッケージ１０との隙間３４内に侵入し、隙間３５を埋め
る。ここで、軟化したエポキシ樹脂の隙間３４内への侵
入は、半導体素子１１の全周囲からではなく、半導体素
子１１の二辺１１ｃ，１１ｄから行われるけれども、侵
入する力を毛細管現象により得ているため、軟化したエ
ポキシ樹脂は隙間３４内を完全に埋める。次いで、１５
０〜１６０度Ｃに加熱し、隙間３５を埋めたエポキシ樹
脂を硬化させる。その後に、半田バンプ１４を形成す
る。
２Ａを行う。先ず、７０〜８０度Ｃに加熱し、塗布され
たエポキシ樹脂１６を軟化させる。軟化したエポキシ樹
脂は、毛細管現象により、基板３１とチップスケールパ
ッケージ１０との隙間３４内に侵入し、隙間３５を埋め
る。ここで、軟化したエポキシ樹脂の隙間３４内への侵
入は、半導体素子１１の全周囲からではなく、半導体素
子１１の二辺１１ｃ，１１ｄから行われるけれども、侵
入する力を毛細管現象により得ているため、軟化したエ
ポキシ樹脂は隙間３４内を完全に埋める。次いで、１５
０〜１６０度Ｃに加熱し、隙間３５を埋めたエポキシ樹
脂を硬化させる。その後に、半田バンプ１４を形成す
る。
【００２２】図５及び図６は本発明の第２実施例になる
チップスケールパッケージ３０Ａを示す。チップスケー
ルパッケージ３０Ａは、ａ×ａの矩形状の単一の半導体
素子１１と、単一のセラミック基板３１Ａとを有する。
チップスケールパッケージ３０Ａを示す。チップスケー
ルパッケージ３０Ａは、ａ×ａの矩形状の単一の半導体
素子１１と、単一のセラミック基板３１Ａとを有する。
【００２３】基板３１Ａは、ａ×（ａ＋ｂ）の大きさを
有する。この大きさは、従来のチップスケールパッケー
ジ１０の基板１２の大きさ（ａ＋２ｂ）×（ａ＋２ｂ）
より一回り小さい。小さく出来た理由は、後述するよう
に、半導体素子搭載領域を基板３１Ａの中心からずらし
て配置したことによる。
有する。この大きさは、従来のチップスケールパッケー
ジ１０の基板１２の大きさ（ａ＋２ｂ）×（ａ＋２ｂ）
より一回り小さい。小さく出来た理由は、後述するよう
に、半導体素子搭載領域を基板３１Ａの中心からずらし
て配置したことによる。
【００２４】図７に示すように、基板３１Ａは、上面３
１Ａａに、多数のパッド３２が整列している半導体素子
搭載領域３３を有する。半導体素子搭載領域３３は、そ
の中心Ｏ１０が、基板３１Ａの中心Ｏ１２より、基板３
１Ａの左辺３１Ａｅ寄りに距離ｃ１偏倚して配してあ
る。
１Ａａに、多数のパッド３２が整列している半導体素子
搭載領域３３を有する。半導体素子搭載領域３３は、そ
の中心Ｏ１０が、基板３１Ａの中心Ｏ１２より、基板３
１Ａの左辺３１Ａｅ寄りに距離ｃ１偏倚して配してあ
る。
【００２５】基板３１Ａの下面３１Ａｂには、図６
（Ｂ），（Ｃ）に示すように、実装のための半田ボール
３４が多数並んで設けてある。基板３１Ａの内部の配線
によって、対応するパッド３２と半田ボール３４とが電
気的に接続してある。半導体素子１１は、半田バンプ１
４を利用したフリップチップボンディングによりパッド
３２と電気的且つ機械的に接続してある。また、半導体
素子１１は、半導体素子１１と基板３１Ａとの隙間３５
に充填してあるエポキシ樹脂部３６により、半導体素子
１１の下面の全面が基板３１Ａと接着してある。
（Ｂ），（Ｃ）に示すように、実装のための半田ボール
３４が多数並んで設けてある。基板３１Ａの内部の配線
によって、対応するパッド３２と半田ボール３４とが電
気的に接続してある。半導体素子１１は、半田バンプ１
４を利用したフリップチップボンディングによりパッド
３２と電気的且つ機械的に接続してある。また、半導体
素子１１は、半導体素子１１と基板３１Ａとの隙間３５
に充填してあるエポキシ樹脂部３６により、半導体素子
１１の下面の全面が基板３１Ａと接着してある。
【００２６】半導体素子１１の基板３１Ａに対する位置
は、半導体素子１１の中心０１が、上記半導体素子搭載
領域３３の中心Ｏ１０と一致している位置であって、基
板３１Ａの中心Ｏ１２より、基板３１Ａの一の辺３１Ａ
ｅ寄りに距離ｃ１偏倚した位置である。半導体素子１１
の辺１１ａが基板３１Ａの辺３１Ａｄとつらいちであ
り、且つ半導体素子１１の辺１１ｂが基板３１Ａの辺３
１Ａｅとつらいちであり、且つ半導体素子１１の辺１１
ｄが基板３１Ａの辺３１Ａｇとつらいちである。
は、半導体素子１１の中心０１が、上記半導体素子搭載
領域３３の中心Ｏ１０と一致している位置であって、基
板３１Ａの中心Ｏ１２より、基板３１Ａの一の辺３１Ａ
ｅ寄りに距離ｃ１偏倚した位置である。半導体素子１１
の辺１１ａが基板３１Ａの辺３１Ａｄとつらいちであ
り、且つ半導体素子１１の辺１１ｂが基板３１Ａの辺３
１Ａｅとつらいちであり、且つ半導体素子１１の辺１１
ｄが基板３１Ａの辺３１Ａｇとつらいちである。
【００２７】基板３１Ａは、一の張り出し部分３１Ａｈ
を有する。張り出し部分３１Ａｈは、半導体素子１１の
残りの一辺１１ｃより張り出している部分であり、基板
３１Ａの残りの一辺３１Ａｆに沿う部分である。張り出
し部分３１Ａｈの幅は、図１３の張り出し部分の幅ｂと
同じであり、ｂである。
を有する。張り出し部分３１Ａｈは、半導体素子１１の
残りの一辺１１ｃより張り出している部分であり、基板
３１Ａの残りの一辺３１Ａｆに沿う部分である。張り出
し部分３１Ａｈの幅は、図１３の張り出し部分の幅ｂと
同じであり、ｂである。
【００２８】よって、図６（Ａ）に示すように、チップ
スケールパッケージ３０Ａは、ａ×（ａ＋ｂ）の大きさ
を有する。この大きさａ×（ａ＋ｂ）は、二点鎖線で示
す従来のチップスケールパッケージ１０の大きさ（ａ＋
２ｂ）×（ａ＋２ｂ）より一回り小さい。
スケールパッケージ３０Ａは、ａ×（ａ＋ｂ）の大きさ
を有する。この大きさａ×（ａ＋ｂ）は、二点鎖線で示
す従来のチップスケールパッケージ１０の大きさ（ａ＋
２ｂ）×（ａ＋２ｂ）より一回り小さい。
【００２９】このチップスケールパッケージ３０は、半
田ボール３４を利用して、プリント基板上に実装され
る。このチップスケールパッケージ３０は、従来のチッ
プスケールパッケージ１０より一回り小さいため、小さ
い分、プリント基板上の所定の領域内に、従来のチップ
スケールパッケージ１０よりより多くの数のチップスケ
ールパッケージ３０を実装することが出来る。
田ボール３４を利用して、プリント基板上に実装され
る。このチップスケールパッケージ３０は、従来のチッ
プスケールパッケージ１０より一回り小さいため、小さ
い分、プリント基板上の所定の領域内に、従来のチップ
スケールパッケージ１０よりより多くの数のチップスケ
ールパッケージ３０を実装することが出来る。
【００３０】上記チップスケールパッケージ３０Ａは、
エポキシ樹脂を基板３１Ａの一辺３１Ａｈに沿う張り出
し部分３１ｆにポッテングして塗布する以外は、図４に
示すと同様にして製造される。図９及び図１０は本発明
の第３実施例になるチップスケールパッケージ３０Ｂを
示す。
エポキシ樹脂を基板３１Ａの一辺３１Ａｈに沿う張り出
し部分３１ｆにポッテングして塗布する以外は、図４に
示すと同様にして製造される。図９及び図１０は本発明
の第３実施例になるチップスケールパッケージ３０Ｂを
示す。
【００３１】チップスケールパッケージ３０Ｂは、ａ×
ａの矩形状の単一の半導体素子１１と、単一のセラミッ
ク基板３１Ｂとを有する。基板３１Ｂは、（ａ＋２ｂ）
×（ａ＋ｂ）の大きさを有する。この大きさは、従来の
チップスケールパッケージ１０の基板１２の大きさ（ａ
＋２ｂ）×（ａ＋２ｂ）より少し小さい。小さく出来た
理由は、後述するように、半導体素子搭載領域を基板３
１Ｂの中心からずらして配置したことによる。
ａの矩形状の単一の半導体素子１１と、単一のセラミッ
ク基板３１Ｂとを有する。基板３１Ｂは、（ａ＋２ｂ）
×（ａ＋ｂ）の大きさを有する。この大きさは、従来の
チップスケールパッケージ１０の基板１２の大きさ（ａ
＋２ｂ）×（ａ＋２ｂ）より少し小さい。小さく出来た
理由は、後述するように、半導体素子搭載領域を基板３
１Ｂの中心からずらして配置したことによる。
【００３２】図１０に示すように、基板３１Ｂは、上面
３１Ｂａに、多数のパッド３２が整列している半導体素
子搭載領域３３を有する。半導体素子搭載領域３３は、
その中心Ｏ１０が、基板３１Ｂの中心Ｏ１３より、基板
３１Ｂの左辺３１Ｂｅ寄りに距離ｃ２偏倚して配してあ
る。
３１Ｂａに、多数のパッド３２が整列している半導体素
子搭載領域３３を有する。半導体素子搭載領域３３は、
その中心Ｏ１０が、基板３１Ｂの中心Ｏ１３より、基板
３１Ｂの左辺３１Ｂｅ寄りに距離ｃ２偏倚して配してあ
る。
【００３３】基板３１Ｂの下面３１Ｂｂには、図９
（Ｂ），（Ｃ）に示すように、実装のための半田ボール
３４が多数並んで設けてある。基板３１Ｂの内部の配線
によって、対応するパッド３２と半田ボール３４とが電
気的に接続してある。半導体素子１１は、半田バンプ１
４を利用したフリップチップボンディングによりパッド
３２と電気的且つ機械的に接続してある。また、半導体
素子１１は、半導体素子１１と基板３１Ｂとの隙間３５
に充填してあるエポキシ樹脂部３６により、半導体素子
１１の下面の全面が基板３１Ｂと接着してある。
（Ｂ），（Ｃ）に示すように、実装のための半田ボール
３４が多数並んで設けてある。基板３１Ｂの内部の配線
によって、対応するパッド３２と半田ボール３４とが電
気的に接続してある。半導体素子１１は、半田バンプ１
４を利用したフリップチップボンディングによりパッド
３２と電気的且つ機械的に接続してある。また、半導体
素子１１は、半導体素子１１と基板３１Ｂとの隙間３５
に充填してあるエポキシ樹脂部３６により、半導体素子
１１の下面の全面が基板３１Ｂと接着してある。
【００３４】半導体素子１１の基板３１Ｂに対する位置
は、半導体素子１１の中心０１が、上記半導体素子搭載
領域３３の中心Ｏ１０と一致している位置であって、基
板３１Ｂの中心Ｏ１３より、基板３１Ｂの一の辺３１Ｂ
ｅ寄りに距離ｃ２偏倚した位置である。半導体素子１１
の辺１１ａが基板３１Ｂの辺３１Ｂｄとつらいちであ
る。
は、半導体素子１１の中心０１が、上記半導体素子搭載
領域３３の中心Ｏ１０と一致している位置であって、基
板３１Ｂの中心Ｏ１３より、基板３１Ｂの一の辺３１Ｂ
ｅ寄りに距離ｃ２偏倚した位置である。半導体素子１１
の辺１１ａが基板３１Ｂの辺３１Ｂｄとつらいちであ
る。
【００３５】基板３１Ｂは、三つの張り出し部分３１Ｂ
ｇ，３１Ｂｉ，３１Ｂｊを有する。張り出し部分３１Ｂ
ｈ，３１Ｂｉ，３１Ｂｊは、半導体素子１１の残りの三
辺１１ｃ，１１ｄ，１１ａより張り出している部分であ
り、基板３１Ｂの残りの三辺３１Ｂｆ，３１Ｂｇ，３１
Ｂｄに沿う部分である。張り出し部分３１ｈ，３１ｉ，
３１ｊの幅は、図１３の張り出し部分の幅ｂと同じであ
り、ｂである。
ｇ，３１Ｂｉ，３１Ｂｊを有する。張り出し部分３１Ｂ
ｈ，３１Ｂｉ，３１Ｂｊは、半導体素子１１の残りの三
辺１１ｃ，１１ｄ，１１ａより張り出している部分であ
り、基板３１Ｂの残りの三辺３１Ｂｆ，３１Ｂｇ，３１
Ｂｄに沿う部分である。張り出し部分３１ｈ，３１ｉ，
３１ｊの幅は、図１３の張り出し部分の幅ｂと同じであ
り、ｂである。
【００３６】よって、図９（Ａ）に示すように、チップ
スケールパッケージ３０Ｂは、（ａ＋ｂ）×（ａ＋２
ｂ）の大きさを有する。この大きさ（ａ＋ｂ）×（ａ＋
２ｂ）は、二点鎖線で示す従来のチップスケールパッケ
ージ１０の大きさ（ａ＋２ｂ）×（ａ＋２ｂ）より少し
小さい。
スケールパッケージ３０Ｂは、（ａ＋ｂ）×（ａ＋２
ｂ）の大きさを有する。この大きさ（ａ＋ｂ）×（ａ＋
２ｂ）は、二点鎖線で示す従来のチップスケールパッケ
ージ１０の大きさ（ａ＋２ｂ）×（ａ＋２ｂ）より少し
小さい。
【００３７】このチップスケールパッケージ３０Ｂは、
半田ボール３４を利用して、プリント基板上に実装され
る。このチップスケールパッケージ３０Ｂは、従来のチ
ップスケールパッケージ１０より少し小さいため、小さ
い分、プリント基板上の所定の領域内に、従来のチップ
スケールパッケージ１０よりより多くの数のチップスケ
ールパッケージ３０Ｂを実装することが出来る。
半田ボール３４を利用して、プリント基板上に実装され
る。このチップスケールパッケージ３０Ｂは、従来のチ
ップスケールパッケージ１０より少し小さいため、小さ
い分、プリント基板上の所定の領域内に、従来のチップ
スケールパッケージ１０よりより多くの数のチップスケ
ールパッケージ３０Ｂを実装することが出来る。
【００３８】上記チップスケールパッケージ３０Ｂは、
エポキシ樹脂を基板３１Ｂの三辺に沿う三つの張り出し
部分３１Ｂｇ，３１Ｂｉ，３１Ｂｊにポッテングして塗
布する以外は、図４に示すと同様にして製造される。図
１１は本発明の第４実施例になるチップスケールパッケ
ージ３０Ｃを示す。
エポキシ樹脂を基板３１Ｂの三辺に沿う三つの張り出し
部分３１Ｂｇ，３１Ｂｉ，３１Ｂｊにポッテングして塗
布する以外は、図４に示すと同様にして製造される。図
１１は本発明の第４実施例になるチップスケールパッケ
ージ３０Ｃを示す。
【００３９】チップスケールパッケージ３０Ｃは、ａ×
ａの矩形状の単一の半導体素子１１が、大きさが（ａ＋
２ｂ）×（ａ＋２ｂ）である矩形状の基板１２上に、半
導体素子１１の中心０１を、図１の場合と同じく、基板
１２の中心Ｏ２よりずらして搭載した構成である。
ａの矩形状の単一の半導体素子１１が、大きさが（ａ＋
２ｂ）×（ａ＋２ｂ）である矩形状の基板１２上に、半
導体素子１１の中心０１を、図１の場合と同じく、基板
１２の中心Ｏ２よりずらして搭載した構成である。
【００４０】チップスケールパッケージ３０Ｃは、図１
のチップスケールパッケージ３０の張り出し部分３１
ｇ，３１ｉの幅ｂより広い幅ｄを有する張り出し部分３
１Ｃｇ，３１Ｃｉを有する。この幅広の張り出し部分３
１Ｃｇ，３１Ｃｉは、捺印する場所として使用され、張
り出し部分３１Ｃｇ，３１Ｃｉには、チップスケールパ
ッケージ３０Ｃに関するマーク４０が捺印してある。
のチップスケールパッケージ３０の張り出し部分３１
ｇ，３１ｉの幅ｂより広い幅ｄを有する張り出し部分３
１Ｃｇ，３１Ｃｉを有する。この幅広の張り出し部分３
１Ｃｇ，３１Ｃｉは、捺印する場所として使用され、張
り出し部分３１Ｃｇ，３１Ｃｉには、チップスケールパ
ッケージ３０Ｃに関するマーク４０が捺印してある。
【００４１】上記各実施例において、上記エポキシ樹脂
に代えて、シアネートエステル系の樹脂、又はポリイミ
ド系の樹脂を使用してもよい。また、半田バンプ１４に
代えて、Ａｕバンプ、樹脂バンプでもよい。また、セラ
ミック基板３１、３１Ａ，３１Ｂ，３１Ｃに代えて、プ
リント基板、又は、フレキシブル基板でもよい。また、
半田ボール３４に代えて、ピンでもよい。
に代えて、シアネートエステル系の樹脂、又はポリイミ
ド系の樹脂を使用してもよい。また、半田バンプ１４に
代えて、Ａｕバンプ、樹脂バンプでもよい。また、セラ
ミック基板３１、３１Ａ，３１Ｂ，３１Ｃに代えて、プ
リント基板、又は、フレキシブル基板でもよい。また、
半田ボール３４に代えて、ピンでもよい。
【００４２】
【発明の効果】以上説明した如く、請求項１の発明によ
れば、搭載される予定の一の半導体素子の大きさに対応
する大きさを有し、下面に外部出力端子を複数有する矩
形状の一の基板と、下面に並んでいる複数のバンプによ
り上記基板の上面に搭載してある矩形状の一の半導体素
子と、半導体素子と基板との隙間に充填してあり、半導
体素子を基板に接着している熱硬化性樹脂部とよりな
り、半導体素子は、その中心が基板の中心よりずれてお
り、隣合う二辺が、基板の隣合う二辺と一致している位
置に搭載してある構成であるため、熱硬化性樹脂部を形
成するための張り出し部分は半導体素子の四辺のうちの
二つの辺に沿って存在しているだけであり、よって、半
導体素子がその中心を基板の中心に一致させて搭載して
あり、張り出し部分が半導体素子の全周にわたって存在
している構成の半導体装置に比べて、基板の大きさは小
さくて足り、よって、半導体装置の小型化を図ることが
出来る。
れば、搭載される予定の一の半導体素子の大きさに対応
する大きさを有し、下面に外部出力端子を複数有する矩
形状の一の基板と、下面に並んでいる複数のバンプによ
り上記基板の上面に搭載してある矩形状の一の半導体素
子と、半導体素子と基板との隙間に充填してあり、半導
体素子を基板に接着している熱硬化性樹脂部とよりな
り、半導体素子は、その中心が基板の中心よりずれてお
り、隣合う二辺が、基板の隣合う二辺と一致している位
置に搭載してある構成であるため、熱硬化性樹脂部を形
成するための張り出し部分は半導体素子の四辺のうちの
二つの辺に沿って存在しているだけであり、よって、半
導体素子がその中心を基板の中心に一致させて搭載して
あり、張り出し部分が半導体素子の全周にわたって存在
している構成の半導体装置に比べて、基板の大きさは小
さくて足り、よって、半導体装置の小型化を図ることが
出来る。
【００４３】
【００４４】 請求項２の発明によれば、半導体素子
は、その中心が基板の中心よりずれており、隣合う三辺
が、基板の隣合う三辺と一致している位置に搭載してあ
る構成であるため、熱硬化性樹脂部を形成するための張
り出し部分は半導体素子の四辺のうちの一つの辺に沿っ
て存在しているだけであり、よって、半導体素子がその
中心を基板の中心に一致させて搭載してあり、張り出し
部分が半導体素子の全周にわたって存在している構成の
半導体装置に比べて、基板の大きさは小さくて足り、よ
って、半導体装置の小型化を図ることが出来る。
は、その中心が基板の中心よりずれており、隣合う三辺
が、基板の隣合う三辺と一致している位置に搭載してあ
る構成であるため、熱硬化性樹脂部を形成するための張
り出し部分は半導体素子の四辺のうちの一つの辺に沿っ
て存在しているだけであり、よって、半導体素子がその
中心を基板の中心に一致させて搭載してあり、張り出し
部分が半導体素子の全周にわたって存在している構成の
半導体装置に比べて、基板の大きさは小さくて足り、よ
って、半導体装置の小型化を図ることが出来る。
【００４５】 請求項３の発明によれば、半導体素子
は、その中心が上記基板の中心よりずれており、一辺
が、該基板の一辺と一致している位置に搭載してある構
成であるため、熱硬化性樹脂部を形成するための張り出
し部分は半導体素子の四辺のうちの三つの辺に沿って存
在しているだけであり、よって、半導体素子がその中心
を基板の中心に一致させて搭載してあり、張り出し部分
が半導体素子の全周にわたって存在している構成の半導
体装置に比べて、基板の大きさは小さくて足り、よっ
て、半導体装置の小型化を図ることが出来る。
は、その中心が上記基板の中心よりずれており、一辺
が、該基板の一辺と一致している位置に搭載してある構
成であるため、熱硬化性樹脂部を形成するための張り出
し部分は半導体素子の四辺のうちの三つの辺に沿って存
在しているだけであり、よって、半導体素子がその中心
を基板の中心に一致させて搭載してあり、張り出し部分
が半導体素子の全周にわたって存在している構成の半導
体装置に比べて、基板の大きさは小さくて足り、よっ
て、半導体装置の小型化を図ることが出来る。
【図１】本発明の第１実施例になるチップスケールパッ
ケージの斜視図である。
ケージの斜視図である。
【図２】図１のチップスケールパッケージを示す図であ
る。
る。
【図３】図２中の基板の上面を概略的に示す図である。
【図４】図１のチップスケールパッケージの製造を説明
する図である。
する図である。
【図５】本発明の第２実施例になるチップスケールパッ
ケージの斜視図である。
ケージの斜視図である。
【図６】図５のチップスケールパッケージを示す図であ
る。
る。
【図７】図６中の基板の上面を概略的に示す図である。
【図８】本発明の第３実施例になるチップスケールパッ
ケージの斜視図である。
ケージの斜視図である。
【図９】図８のチップスケールパッケージを示す図であ
る。
る。
【図１０】図９中の基板の上面を概略的に示す図であ
る。
る。
【図１１】本発明の第４実施例になるチップスケールパ
ッケージの斜視図である。
ッケージの斜視図である。
【図１２】従来のチップスケールパッケージの斜視図で
ある。
ある。
【図１３】図１２のチップスケールパッケージを示す図
である。
である。
【図１４】図１１のチップスケールパッケージの製造を
説明する図である。
説明する図である。
１１ 半導体素子
１３ 半田バンプ
３０，３０Ａ，３０Ｂ，３０Ｃ チップスケールパッケ
ージ ３１，３１Ａ，３１Ｂ セラミック基板 ３１ｈ，３１ｉ 張り出し部分 ３２ パッド ３３ 半導体素子搭載領域 ３４ 半田ボール ３５ 隙間 ３６ エポキシ樹脂部
ージ ３１，３１Ａ，３１Ｂ セラミック基板 ３１ｈ，３１ｉ 張り出し部分 ３２ パッド ３３ 半導体素子搭載領域 ３４ 半田ボール ３５ 隙間 ３６ エポキシ樹脂部
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/60
H01L 23/12
Claims (3)
- 【請求項１】 搭載される予定の一の半導体素子の大き
さに対応する大きさを有し、下面に外部出力端子を複数
有する矩形状の一の基板と、 並んでいる複数のバンプにより該基板の上面に搭載して
ある矩形状の一の半導体素子と、 該半導体素子と該基板との隙間に充填され、該半導体素
子を該基板に接着している熱硬化性樹脂部とよりなり、 上記半導体素子は、その中心が上記基板の中心よりずれ
ており、隣合う二辺が、該基板の隣合う二辺と一致して
いる位置に搭載してある構成としたことを特徴とする半
導体装置。 - 【請求項２】 搭載される予定の一の半導体素子の大き
さに対応する大きさを有し、下面に外部出力端子を複数
有する矩形状の一の基板と、 並んでいる複数のバンプにより該基板の上面に搭載して
ある矩形状の一の半導体素子と、 該半導体素子と該基板との隙間に充填され、該半導体素
子を該基板に接着している熱硬化性樹脂部とよりなり、 上記半導体素子は、その中心が上記基板の中心よりずれ
ており、隣合う三辺が、該基板の隣合う三辺と一致して
いる位置に搭載してある構成としたことを特徴とする半
導体装置。 - 【請求項３】 搭載される予定の一の半導体素子の大き
さに対応する大きさを有し、下面に外部出力端子を複数
有する矩形状の一の基板と、 並んでいる複数のバンプにより該基板の上面に搭載して
ある矩形状の一の半導体素子と、 該半導体素子と該基板との隙間に充填され、該半導体素
子を該基板に接着している熱硬化性樹脂部とよりなり、 上記半導体素子は、その中心が上記基板の中心よりずれ
ており、一辺が、該基板の一辺と一致している位置に搭
載してある構成としたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28721895A JP3487991B2 (ja) | 1995-11-06 | 1995-11-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28721895A JP3487991B2 (ja) | 1995-11-06 | 1995-11-06 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09129679A JPH09129679A (ja) | 1997-05-16 |
| JP3487991B2 true JP3487991B2 (ja) | 2004-01-19 |
Family
ID=17714580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28721895A Expired - Lifetime JP3487991B2 (ja) | 1995-11-06 | 1995-11-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3487991B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100378969C (zh) | 2003-06-24 | 2008-04-02 | 日本特殊陶业株式会社 | 中间衬底及具有半导体元件、中间衬底和衬底的结构体 |
| JP5545767B2 (ja) | 2011-04-06 | 2014-07-09 | Ｎｅｃアクセステクニカ株式会社 | 防水マイク構造及びそれを用いた防水型の携帯端末装置 |
-
1995
- 1995-11-06 JP JP28721895A patent/JP3487991B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09129679A (ja) | 1997-05-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9812433B2 (en) | Batch process fabrication of package-on-package microelectronic assemblies | |
| US5436503A (en) | Semiconductor device and method of manufacturing the same | |
| JPH0922968A (ja) | 半導体パッケージおよびその製造方法 | |
| US20060267609A1 (en) | Epoxy Bump for Overhang Die | |
| KR20020055603A (ko) | 이중 다이 집적 회로 패키지 | |
| JPH08236584A (ja) | 半導体装置 | |
| JPH07245360A (ja) | 半導体パッケージおよびその製造方法 | |
| US6294838B1 (en) | Multi-chip stacked package | |
| KR20060060605A (ko) | 반도체 장치 | |
| US6593652B2 (en) | Semiconductor device reinforced by a highly elastic member made of a synthetic resin | |
| JPH113969A (ja) | チップ部品が積層された基板部品 | |
| JPH06506319A (ja) | リードレス・パッド・アレイ・チップ・キャリア | |
| US20040070080A1 (en) | Low cost, high performance flip chip package structure | |
| JP3487991B2 (ja) | 半導体装置 | |
| JP2000349228A (ja) | 積層型半導体パッケージ | |
| JP3332555B2 (ja) | 半導体装置およびその製造方法 | |
| JP2994555B2 (ja) | 半導体実装構造 | |
| JPH0863567A (ja) | Ｉｃカード用モジュール | |
| JP2949969B2 (ja) | フィルムキャリア半導体装置 | |
| KR100444168B1 (ko) | 반도체패키지 | |
| KR100443516B1 (ko) | 적층 패키지 및 그 제조 방법 | |
| KR100309460B1 (ko) | 적층형칩사이즈패키지및그제조방법 | |
| JPH0543294B2 (ja) | ||
| JPH11345831A (ja) | 半導体装置、実装基板および実装方法 | |
| JP2002368030A (ja) | 樹脂封止型半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20031021 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071031 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081031 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081031 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081031 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091031 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091031 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101031 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101031 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111031 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111031 Year of fee payment: 8 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111031 Year of fee payment: 8 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111031 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121031 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121031 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131031 Year of fee payment: 10 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |