JPH08279745A - チャージポンプ回路及びｐｌｌシンセサイザ回路 - Google Patents
チャージポンプ回路及びｐｌｌシンセサイザ回路Info
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- JPH08279745A JPH08279745A JP7079020A JP7902095A JPH08279745A JP H08279745 A JPH08279745 A JP H08279745A JP 7079020 A JP7079020 A JP 7079020A JP 7902095 A JP7902095 A JP 7902095A JP H08279745 A JPH08279745 A JP H08279745A
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- pull
- signal
- output
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】本発明は消費電力の増大及び電源ノイズの発生
を防止しながら、十分な負荷駆動能力を確保し得るチャ
ージポンプ回路を提供することを目的とする。 【構成】チャージポンプ回路は、プルアップ側出力トラ
ンジスタとしてラテラル型ＰＮＰトランジスタＴp を備
え、プルダウン側出力トランジスタとしてＮＰＮトラン
ジスタＴn2を備え、入力信号φＰ，φＲに基づいてプル
アップ側出力トランジスタとプルダウン側出力トランジ
スタとのいずれかがオンされて出力信号を出力する。プ
ルアップ側トランジスタは、ラテラル型ＰＮＰトランジ
スタＴp とＮＰＮトランジスタＴn1とをダーリントン接
続して構成される。
を防止しながら、十分な負荷駆動能力を確保し得るチャ
ージポンプ回路を提供することを目的とする。 【構成】チャージポンプ回路は、プルアップ側出力トラ
ンジスタとしてラテラル型ＰＮＰトランジスタＴp を備
え、プルダウン側出力トランジスタとしてＮＰＮトラン
ジスタＴn2を備え、入力信号φＰ，φＲに基づいてプル
アップ側出力トランジスタとプルダウン側出力トランジ
スタとのいずれかがオンされて出力信号を出力する。プ
ルアップ側トランジスタは、ラテラル型ＰＮＰトランジ
スタＴp とＮＰＮトランジスタＴn1とをダーリントン接
続して構成される。
Description
【０００１】
【産業上の利用分野】この発明は、出力信号周波数を設
定周波数に対し常に一致させるように動作するＰＬＬシ
ンセサイザ回路に使用するチャージポンプに関するもの
である。
定周波数に対し常に一致させるように動作するＰＬＬシ
ンセサイザ回路に使用するチャージポンプに関するもの
である。
【０００２】ＰＬＬシンセサイザ回路は、設定された周
波数と出力信号周波数とを一致させるように動作する負
帰還回路である。近年、自動車電話や携帯電話等の移動
体通信にＰＬＬシンセサイザ回路が使用され、そのアク
セス時間を短縮するために、出力信号周波数が設定周波
数に固定されるまでに要する時間を短縮することが必要
となっている。
波数と出力信号周波数とを一致させるように動作する負
帰還回路である。近年、自動車電話や携帯電話等の移動
体通信にＰＬＬシンセサイザ回路が使用され、そのアク
セス時間を短縮するために、出力信号周波数が設定周波
数に固定されるまでに要する時間を短縮することが必要
となっている。
【０００３】
【従来の技術】ＰＬＬシンセサイザ回路の一例を図５に
従って説明すると、水晶発振器１は水晶振動子の発振に
基づく固有周波数の基準クロック信号ＣＫを基準分周器
２に出力し、基準分周器２は外部から設定される設定周
波数に基づいて基準クロック信号ＣＫを分周して基準信
号ｆｒを位相比較器３に出力する。
従って説明すると、水晶発振器１は水晶振動子の発振に
基づく固有周波数の基準クロック信号ＣＫを基準分周器
２に出力し、基準分周器２は外部から設定される設定周
波数に基づいて基準クロック信号ＣＫを分周して基準信
号ｆｒを位相比較器３に出力する。
【０００４】位相比較器３には後記比較分周器４から比
較信号ｆｐが出力され、位相比較器３は前記基準信号ｆ
ｒと比較信号ｆｐとの周波数差及び位相差に応じたパル
ス信号φＲ，φＰをチャージポンプ５に出力する。
較信号ｆｐが出力され、位相比較器３は前記基準信号ｆ
ｒと比較信号ｆｐとの周波数差及び位相差に応じたパル
ス信号φＲ，φＰをチャージポンプ５に出力する。
【０００５】チャージポンプ５は位相比較器３から出力
されるパルス信号φＲ，φＰに基づいて出力信号ＳＣＰ
をローパスフィルタ（以下ＬＰＦとする）６に出力す
る。この出力信号ＳＣＰは直流成分にパルス成分が含ま
れたものであり、その直流成分は前記パルス信号φＲ，
φＰの周波数変動にともなって昇降し、パルス成分はパ
ルス信号φＲ，φＰの位相差に基づいて変化する。
されるパルス信号φＲ，φＰに基づいて出力信号ＳＣＰ
をローパスフィルタ（以下ＬＰＦとする）６に出力す
る。この出力信号ＳＣＰは直流成分にパルス成分が含ま
れたものであり、その直流成分は前記パルス信号φＲ，
φＰの周波数変動にともなって昇降し、パルス成分はパ
ルス信号φＲ，φＰの位相差に基づいて変化する。
【０００６】ＬＰＦ６はチャージポンプ５の出力信号Ｓ
ＣＰを平滑して高周波成分を除去した出力信号ＳＬＰＦ
を電圧制御発振器（以下ＶＣＯとする）７に出力し、Ｖ
ＣＯ７はＬＰＦ６の出力信号ＳＬＰＦの電圧値に応じた
周波数の出力信号ｆvco を外部回路に出力するととも
に、前記比較分周器４に出力する。そして、比較分周器
４はＶＣＯ７の出力信号ｆvco を分周して前記位相比較
器３に出力する。
ＣＰを平滑して高周波成分を除去した出力信号ＳＬＰＦ
を電圧制御発振器（以下ＶＣＯとする）７に出力し、Ｖ
ＣＯ７はＬＰＦ６の出力信号ＳＬＰＦの電圧値に応じた
周波数の出力信号ｆvco を外部回路に出力するととも
に、前記比較分周器４に出力する。そして、比較分周器
４はＶＣＯ７の出力信号ｆvco を分周して前記位相比較
器３に出力する。
【０００７】前記位相比較器３から出力されるパルス信
号φＲはロック検出回路８にパルス信号ｆΔとして出力
され、そのロック検出回路８は同パルス信号ｆΔのパル
ス幅が一定値以下となった場合あるいは同パルス信号ｆ
Δが全く出力されなくなった場合にＨレベルのロック信
号ＬＤを出力し、ＶＣＯ７の出力信号ｆvco が変動して
パルス信号ｆΔのパルス幅が一定値以上である場合には
Ｌレベルのアンロック信号ＬＤを出力する。
号φＲはロック検出回路８にパルス信号ｆΔとして出力
され、そのロック検出回路８は同パルス信号ｆΔのパル
ス幅が一定値以下となった場合あるいは同パルス信号ｆ
Δが全く出力されなくなった場合にＨレベルのロック信
号ＬＤを出力し、ＶＣＯ７の出力信号ｆvco が変動して
パルス信号ｆΔのパルス幅が一定値以上である場合には
Ｌレベルのアンロック信号ＬＤを出力する。
【０００８】このＰＬＬシンセサイザ回路では、基準分
周器２、比較分周器４、位相比較器３、チャージポンプ
５及びロック検出回路８が同一チップ上に形成される。
このように構成されたＰＬＬシンセサイザ回路では基準
信号ｆｒと比較信号ｆｐの周波数及び位相が一致するロ
ック状態から例えば比較信号ｆｐの設定を変更してその
周波数を引き下げると、基準信号ｆｒと比較信号ｆｐの
周波数及び位相にずれが生じ、位相比較器３からパルス
信号φＲ，φＰが出力されてＬレベルのアンロック信号
ＬＤが出力される状態となる。
周器２、比較分周器４、位相比較器３、チャージポンプ
５及びロック検出回路８が同一チップ上に形成される。
このように構成されたＰＬＬシンセサイザ回路では基準
信号ｆｒと比較信号ｆｐの周波数及び位相が一致するロ
ック状態から例えば比較信号ｆｐの設定を変更してその
周波数を引き下げると、基準信号ｆｒと比較信号ｆｐの
周波数及び位相にずれが生じ、位相比較器３からパルス
信号φＲ，φＰが出力されてＬレベルのアンロック信号
ＬＤが出力される状態となる。
【０００９】そして、チャージポンプ５の出力信号ＳＣ
Ｐの直流成分が変動するとともにパルス成分が生じ、そ
の出力信号ＳＣＰに基づいてＬＰＦ６の出力信号ＳＬＰ
Ｆの電圧レベルが下降し、やがてＬＰＦ６の出力信号Ｓ
ＬＰＦが新たに設定された比較信号ｆｐに対応した電圧
レベルに収束してロック状態に復帰する。
Ｐの直流成分が変動するとともにパルス成分が生じ、そ
の出力信号ＳＣＰに基づいてＬＰＦ６の出力信号ＳＬＰ
Ｆの電圧レベルが下降し、やがてＬＰＦ６の出力信号Ｓ
ＬＰＦが新たに設定された比較信号ｆｐに対応した電圧
レベルに収束してロック状態に復帰する。
【００１０】前記チャージポンプ５の第一の従来例を図
６に示す。前記パルス信号φＰは抵抗Ｒ１を介してラテ
ラル型ＰＮＰトランジスタＴr1のベースに入力され、同
トランジスタＴr1のエミッタは電源Ｖccに接続される。
６に示す。前記パルス信号φＰは抵抗Ｒ１を介してラテ
ラル型ＰＮＰトランジスタＴr1のベースに入力され、同
トランジスタＴr1のエミッタは電源Ｖccに接続される。
【００１１】前記トランジスタＴr1のベースは、抵抗Ｒ
２を介して電源Ｖccに接続され、コレクタは出力端子Ｔ
o に接続される。前記パルス信号φＲは抵抗Ｒ３を介し
てプレーナ型のＮＰＮトランジスタＴr2のベースに入力
され、同トランジスタＴr2のエミッタはグランドＧＮＤ
に接続される。
２を介して電源Ｖccに接続され、コレクタは出力端子Ｔ
o に接続される。前記パルス信号φＲは抵抗Ｒ３を介し
てプレーナ型のＮＰＮトランジスタＴr2のベースに入力
され、同トランジスタＴr2のエミッタはグランドＧＮＤ
に接続される。
【００１２】前記トランジスタＴr2のベースは、抵抗Ｒ
４を介してグランドＧＮＤに接続され、コレクタは出力
端子Ｔo に接続される。このようなチャージポンプ５に
は、図８に示すように、ＬレベルからＨレベルに立ち上
がるパルス信号φＲと、ＨレベルからＬレベルに立ち下
がるパルス信号φＰが入力される。
４を介してグランドＧＮＤに接続され、コレクタは出力
端子Ｔo に接続される。このようなチャージポンプ５に
は、図８に示すように、ＬレベルからＨレベルに立ち上
がるパルス信号φＲと、ＨレベルからＬレベルに立ち下
がるパルス信号φＰが入力される。
【００１３】そして、パルス信号φＰがＬレベルとなる
と、トランジスタＴr1がオンされ、出力端子Ｔo から出
力される出力信号ＳＣＰの電位が上昇する。パルス信号
φＲがＨレベルとなると、トランジスタＴr2がオンさ
れ、出力端子Ｔo から出力される出力信号ＳＣＰの電位
が低下する。
と、トランジスタＴr1がオンされ、出力端子Ｔo から出
力される出力信号ＳＣＰの電位が上昇する。パルス信号
φＲがＨレベルとなると、トランジスタＴr2がオンさ
れ、出力端子Ｔo から出力される出力信号ＳＣＰの電位
が低下する。
【００１４】パルス信号φＰがＨレベルとなると、抵抗
Ｒ１，Ｒ２により設定されるトランジスタＴr1のベース
電位により、同トランジスタＴr1はオフされる。また、
パルス信号φＲがＬレベルとなると、抵抗Ｒ３，Ｒ４に
より設定されるトランジスタＴr2のベース電位により、
同トランジスタＴr2はオフされる。従って、トランジス
タＴr1，Ｔr2が同時にオンされることはない。
Ｒ１，Ｒ２により設定されるトランジスタＴr1のベース
電位により、同トランジスタＴr1はオフされる。また、
パルス信号φＲがＬレベルとなると、抵抗Ｒ３，Ｒ４に
より設定されるトランジスタＴr2のベース電位により、
同トランジスタＴr2はオフされる。従って、トランジス
タＴr1，Ｔr2が同時にオンされることはない。
【００１５】図７は、第二の従来例を示す。この第二の
従来例は、パルス信号φＰで二つのラテラルＰＮＰトラ
ンジスタＴr3，Ｔr4を並列駆動する構成としたものであ
り、その他の構成は前記第一の従来例と同一である。
従来例は、パルス信号φＰで二つのラテラルＰＮＰトラ
ンジスタＴr3，Ｔr4を並列駆動する構成としたものであ
り、その他の構成は前記第一の従来例と同一である。
【００１６】
【発明が解決しようとする課題】図６に示すチャージポ
ンプ５では、トランジスタＴr1はラテラル型のＰＮＰト
ランジスタで構成され、トランジスタＴr2はプレーナ型
のＮＰＮトランジスタで構成される。
ンプ５では、トランジスタＴr1はラテラル型のＰＮＰト
ランジスタで構成され、トランジスタＴr2はプレーナ型
のＮＰＮトランジスタで構成される。
【００１７】一般に、プレーナ型のＰＮＰトランジスタ
は十分な静特性を得ることができない。そこで、プルア
ップ側のトランジスタとしてプレーナ型に比して静特性
に優れたラテラル型のＰＮＰトランジスタＴr1が使用さ
れている。
は十分な静特性を得ることができない。そこで、プルア
ップ側のトランジスタとしてプレーナ型に比して静特性
に優れたラテラル型のＰＮＰトランジスタＴr1が使用さ
れている。
【００１８】ところが、ラテラル型のＰＮＰトランジス
タＴr1は、その製造プロセス上、プレーナ型のＮＰＮト
ランジスタＴr2に匹敵する大きな電流増幅率ｈfeを確保
することが困難である。例えば、トランジスタＴr1の電
流増幅率ｈfeは実使用範囲において１〜２程度であり、
トランジスタＴr2の電流増幅率ｈfeは約８０である。
タＴr1は、その製造プロセス上、プレーナ型のＮＰＮト
ランジスタＴr2に匹敵する大きな電流増幅率ｈfeを確保
することが困難である。例えば、トランジスタＴr1の電
流増幅率ｈfeは実使用範囲において１〜２程度であり、
トランジスタＴr2の電流増幅率ｈfeは約８０である。
【００１９】従って、トランジスタＴr1の負荷駆動電流
はトランジスタＴr2の負荷駆動電流より小さくなり、出
力信号ＳＣＰの電位の上昇速度が低下する。この結果、
ＬＰＦ６を高速で駆動することができないため、前記Ｖ
ＣＯ７の出力信号ｆvco のロックアップ速度が低下す
る。
はトランジスタＴr2の負荷駆動電流より小さくなり、出
力信号ＳＣＰの電位の上昇速度が低下する。この結果、
ＬＰＦ６を高速で駆動することができないため、前記Ｖ
ＣＯ７の出力信号ｆvco のロックアップ速度が低下す
る。
【００２０】また、トランジスタＴr1の負荷駆動電流を
増大させるために、同トランジスタＴr1のベース電流を
増大させるように抵抗Ｒ１，Ｒ２を設定すると、消費電
力が増大するとともに、パルス信号φＰの変化にともな
ってそのベース電流が大きく変動する。すると、そのベ
ース電流の変動により電源Ｖccにノイズが発生し、その
電源ノイズがチャージポンプ５の出力信号ＳＣＰに混入
し、あるいは他の回路に干渉して、ロックアップ速度を
低下させたり、ＶＣＯ７の出力信号ｆvco の変動を招く
原因となる。
増大させるために、同トランジスタＴr1のベース電流を
増大させるように抵抗Ｒ１，Ｒ２を設定すると、消費電
力が増大するとともに、パルス信号φＰの変化にともな
ってそのベース電流が大きく変動する。すると、そのベ
ース電流の変動により電源Ｖccにノイズが発生し、その
電源ノイズがチャージポンプ５の出力信号ＳＣＰに混入
し、あるいは他の回路に干渉して、ロックアップ速度を
低下させたり、ＶＣＯ７の出力信号ｆvco の変動を招く
原因となる。
【００２１】また、チャージポンプ５の負荷を軽減して
ロックアップ速度を高速化するために、ＬＰＦ６の定数
を小さくすると、チャージポンプ５の出力信号ＳＣＰに
含まれるキャリアノイズやその他のノイズ及び基準信号
ｆr の周波数成分等を十分に除去することができなくな
る。
ロックアップ速度を高速化するために、ＬＰＦ６の定数
を小さくすると、チャージポンプ５の出力信号ＳＣＰに
含まれるキャリアノイズやその他のノイズ及び基準信号
ｆr の周波数成分等を十分に除去することができなくな
る。
【００２２】従って、ＶＣＯ７の出力信号ｆvco の周波
数を安定させることができないという問題点がある。第
二の従来例では、二つのラテラル型ＰＮＰトランジスタ
Ｔr3，Ｔr4を並列駆動する構成としたので、前記第一の
従来例に比して負荷駆動電流は２倍となるが、ベース電
流も２倍となる。
数を安定させることができないという問題点がある。第
二の従来例では、二つのラテラル型ＰＮＰトランジスタ
Ｔr3，Ｔr4を並列駆動する構成としたので、前記第一の
従来例に比して負荷駆動電流は２倍となるが、ベース電
流も２倍となる。
【００２３】従って、ＮＰＮトランジスタＴr2に対し負
荷駆動能力は十分とはいえず、ＬＰＦ６を十分に高速駆
動することはできない。また、消費電力が増大するとと
もに、電源ノイズも発生し易くなる。
荷駆動能力は十分とはいえず、ＬＰＦ６を十分に高速駆
動することはできない。また、消費電力が増大するとと
もに、電源ノイズも発生し易くなる。
【００２４】この発明の目的は、消費電力の増大及び電
源ノイズの発生を防止しながら、十分な負荷駆動能力を
確保し得るチャージポンプ回路を提供することにある。
源ノイズの発生を防止しながら、十分な負荷駆動能力を
確保し得るチャージポンプ回路を提供することにある。
【００２５】
【課題を解決するための手段】図１は請求項１の原理説
明図である。すなわち、チャージポンプ回路は、プルア
ップ側出力トランジスタとしてラテラル型ＰＮＰトラン
ジスタＴp を備え、プルダウン側出力トランジスタとし
てＮＰＮトランジスタＴn2を備え、入力信号φＰ，φＲ
に基づいてプルアップ側出力トランジスタとプルダウン
側出力トランジスタとのいずれかがオンされて出力信号
を出力する。前記プルアップ側トランジスタは、ラテラ
ル型ＰＮＰトランジスタＴp とＮＰＮトランジスタＴn1
とをダーリントン接続して構成される。
明図である。すなわち、チャージポンプ回路は、プルア
ップ側出力トランジスタとしてラテラル型ＰＮＰトラン
ジスタＴp を備え、プルダウン側出力トランジスタとし
てＮＰＮトランジスタＴn2を備え、入力信号φＰ，φＲ
に基づいてプルアップ側出力トランジスタとプルダウン
側出力トランジスタとのいずれかがオンされて出力信号
を出力する。前記プルアップ側トランジスタは、ラテラ
ル型ＰＮＰトランジスタＴp とＮＰＮトランジスタＴn1
とをダーリントン接続して構成される。
【００２６】請求項２では、前記ラテラル型ＰＮＰトラ
ンジスタが、複数個並列に動作する。請求項３では、前
記ダーリントン接続されたラテラル型ＰＮＰトランジス
タとＮＰＮトランジスタとが、複数個並列に動作する。
ンジスタが、複数個並列に動作する。請求項３では、前
記ダーリントン接続されたラテラル型ＰＮＰトランジス
タとＮＰＮトランジスタとが、複数個並列に動作する。
【００２７】請求項４では、ＰＬＬシンセサイザ回路を
構成する基準分周器は、クロック信号を分周して基準信
号を生成する。比較分周器は、電圧制御発振器の出力信
号を分周する。位相比較器は、前記基準信号と比較信号
との位相差に基づくパルス信号を出力する。チャージポ
ンプ回路は、プルアップ側出力トランジスタとしてラテ
ラル型ＰＮＰトランジスタを備え、プルダウン側出力ト
ランジスタとしてＮＰＮトランジスタを備え、前記パル
ス信号に基づいて、プルアップ側出力トランジスタとプ
ルダウン側出力トランジスタとのいずれかをオンさせて
出力信号を出力する。ローパスフィルターは、前記チャ
ージポンプ回路の出力信号から高周波成分を除去する。
電圧制御発振器は、前記ローパスフィルタの出力電圧に
基づく周波数の出力信号を出力する。前記チャージポン
プのプルアップ側トランジスタは、ラテラル型ＰＮＰト
ランジスタとＮＰＮトランジスタとをダーリントン接続
して構成される。
構成する基準分周器は、クロック信号を分周して基準信
号を生成する。比較分周器は、電圧制御発振器の出力信
号を分周する。位相比較器は、前記基準信号と比較信号
との位相差に基づくパルス信号を出力する。チャージポ
ンプ回路は、プルアップ側出力トランジスタとしてラテ
ラル型ＰＮＰトランジスタを備え、プルダウン側出力ト
ランジスタとしてＮＰＮトランジスタを備え、前記パル
ス信号に基づいて、プルアップ側出力トランジスタとプ
ルダウン側出力トランジスタとのいずれかをオンさせて
出力信号を出力する。ローパスフィルターは、前記チャ
ージポンプ回路の出力信号から高周波成分を除去する。
電圧制御発振器は、前記ローパスフィルタの出力電圧に
基づく周波数の出力信号を出力する。前記チャージポン
プのプルアップ側トランジスタは、ラテラル型ＰＮＰト
ランジスタとＮＰＮトランジスタとをダーリントン接続
して構成される。
【００２８】
【作用】請求項１では、ラテラル型ＰＮＰトランジスタ
Ｔp とＮＰＮトランジスタＴn1とのダーリントン接続に
より、プルアップ側出力トランジスタの負荷駆動電流が
増大する。
Ｔp とＮＰＮトランジスタＴn1とのダーリントン接続に
より、プルアップ側出力トランジスタの負荷駆動電流が
増大する。
【００２９】請求項２では、複数個のラテラル型ＰＮＰ
トランジスタが並列に動作して、ダーリントン接続され
るＮＰＮトランジスタにベース電流を供給する。請求項
３では、ダーリントン接続されたラテラル型ＰＮＰトラ
ンジスタとＮＰＮトランジスタとが、複数個並列に動作
して負荷駆動電流を出力する。
トランジスタが並列に動作して、ダーリントン接続され
るＮＰＮトランジスタにベース電流を供給する。請求項
３では、ダーリントン接続されたラテラル型ＰＮＰトラ
ンジスタとＮＰＮトランジスタとが、複数個並列に動作
して負荷駆動電流を出力する。
【００３０】請求項４では、チャージポンプの負荷駆動
電流が増大して、ローパスフィルターが高速に駆動され
る。
電流が増大して、ローパスフィルターが高速に駆動され
る。
【００３１】
【実施例】図２は、この発明を具体化したチャージポン
プの第一の実施例を示す。前記パルス信号φＰは抵抗Ｒ
１１を介してラテラル型ＰＮＰトランジスタＴr11 のベ
ースに入力される。前記トランジスタＴr11 のベースは
抵抗Ｒ１２を介して電源Ｖccに接続され、エミッタは電
源Ｖccに接続される。
プの第一の実施例を示す。前記パルス信号φＰは抵抗Ｒ
１１を介してラテラル型ＰＮＰトランジスタＴr11 のベ
ースに入力される。前記トランジスタＴr11 のベースは
抵抗Ｒ１２を介して電源Ｖccに接続され、エミッタは電
源Ｖccに接続される。
【００３２】前記トランジスタＴr11 のコレクタは、プ
レーナ型のＮＰＮトランジスタＴr12 のベースに接続さ
れ、同トランジスタＴr12 のコレクタは電源Ｖccに接続
され、エミッタは出力端子Ｔo に接続される。
レーナ型のＮＰＮトランジスタＴr12 のベースに接続さ
れ、同トランジスタＴr12 のコレクタは電源Ｖccに接続
され、エミッタは出力端子Ｔo に接続される。
【００３３】従って、トランジスタＴr11 ，Ｔr12 はダ
ーリントン接続とされ、ＰＮＰトランジスタと等価とな
る。前記パルス信号φＲは、抵抗Ｒ１３を介してプレー
ナ型のＮＰＮトランジスタＴr13 のベースに入力され、
同トランジスタＴr13 のベースは抵抗Ｒ１４を介してグ
ランドＧＮＤに接続される。
ーリントン接続とされ、ＰＮＰトランジスタと等価とな
る。前記パルス信号φＲは、抵抗Ｒ１３を介してプレー
ナ型のＮＰＮトランジスタＴr13 のベースに入力され、
同トランジスタＴr13 のベースは抵抗Ｒ１４を介してグ
ランドＧＮＤに接続される。
【００３４】前記トランジスタＴr13 のコレクタは、前
記出力端子Ｔo に接続されるとともに、エミッタはグラ
ンドＧＮＤに接続される。このように構成されたチャー
ジポンプ回路では、パルス信号φＰに基づいてトランジ
スタＴr11 がオンされると、同トランジスタＴr11 のコ
レクタ電流がトランジスタＴr12 のベースに供給され
て、同トランジスタＴr12 がオンされ、同トランジスタ
Ｔr12 のエミッタ電流が出力端子Ｔo から出力される。
記出力端子Ｔo に接続されるとともに、エミッタはグラ
ンドＧＮＤに接続される。このように構成されたチャー
ジポンプ回路では、パルス信号φＰに基づいてトランジ
スタＴr11 がオンされると、同トランジスタＴr11 のコ
レクタ電流がトランジスタＴr12 のベースに供給され
て、同トランジスタＴr12 がオンされ、同トランジスタ
Ｔr12 のエミッタ電流が出力端子Ｔo から出力される。
【００３５】このとき、トランジスタＴr11 ，Ｔr12 は
ダーリントン接続であるので、両トランジスタＴr11 ，
Ｔr12 による電流増幅率ｈfeは、トランジスタＴr11 の
電流増幅率をｈfe1 、トランジスタＴr12 の電流増幅率
をｈfe2 とすれば、ほぼ近似的に ｈfe1 ×ｈfe2 となる。
ダーリントン接続であるので、両トランジスタＴr11 ，
Ｔr12 による電流増幅率ｈfeは、トランジスタＴr11 の
電流増幅率をｈfe1 、トランジスタＴr12 の電流増幅率
をｈfe2 とすれば、ほぼ近似的に ｈfe1 ×ｈfe2 となる。
【００３６】従って、ラテラル型のトランジスタＴr11
の電流増幅率ｈfe1 が「１」程度でも、プレーナ型のト
ランジスタＴr12 の電流増幅率ｈfe2 をトランジスタＴ
r13と同程度とすれば、等価的にＰＮＰトランジスタと
して動作するトランジスタＴr11 ，Ｔr12 の電流増幅率
ｈfeをトランジスタＴr13 と同程度とすることができ
る。
の電流増幅率ｈfe1 が「１」程度でも、プレーナ型のト
ランジスタＴr12 の電流増幅率ｈfe2 をトランジスタＴ
r13と同程度とすれば、等価的にＰＮＰトランジスタと
して動作するトランジスタＴr11 ，Ｔr12 の電流増幅率
ｈfeをトランジスタＴr13 と同程度とすることができ
る。
【００３７】この結果、プルアップ側のトランジスタＴ
r11 ，Ｔr12 の負荷駆動能力を十分確保することができ
るので、このチャージポンプを使用したＰＬＬシンセサ
イザ回路のロックアップ速度を高速化することができ
る。
r11 ，Ｔr12 の負荷駆動能力を十分確保することができ
るので、このチャージポンプを使用したＰＬＬシンセサ
イザ回路のロックアップ速度を高速化することができ
る。
【００３８】また、負荷駆動能力を向上させることがで
きるので、次段のＬＰＦ６の定数を大きくすることがで
きる。この結果、チャージポンプ５の出力信号ＳＣＰに
含まれるノイズ成分をＬＰＦ６で確実に除去して、ＶＣ
Ｏ７の出力信号ｆvco を安定化させることができる。
きるので、次段のＬＰＦ６の定数を大きくすることがで
きる。この結果、チャージポンプ５の出力信号ＳＣＰに
含まれるノイズ成分をＬＰＦ６で確実に除去して、ＶＣ
Ｏ７の出力信号ｆvco を安定化させることができる。
【００３９】また、トランジスタＴr11 のベース電流を
小さくすることができるので、消費電力を低減し、かつ
電源ノイズの発生を抑制することができる。図３は、第
二の実施例を示す。この実施例は、前記第一の実施例の
ラテラル型のトランジスタＴr11 を、並列に接続したラ
テラル型ＰＮＰトランジスタＴr14，Ｔr15 に置換した
ものであり、その他の構成は第一の実施例と同一であ
る。
小さくすることができるので、消費電力を低減し、かつ
電源ノイズの発生を抑制することができる。図３は、第
二の実施例を示す。この実施例は、前記第一の実施例の
ラテラル型のトランジスタＴr11 を、並列に接続したラ
テラル型ＰＮＰトランジスタＴr14，Ｔr15 に置換した
ものであり、その他の構成は第一の実施例と同一であ
る。
【００４０】このような構成により、トランジスタＴr1
2 を駆動するためのベース電流はトランジスタＴr14 ，
Ｔr15 から供給される。すると、トランジスタＴr12 を
駆動するためのベース電流が前記第一の実施例と同一で
あるとすれば、各トランジスタＴr14 ，Ｔr15 に流れる
コレクタ電流は、第一の実施例のトランジスタＴr11に
流れるコレクタ電流の１／２となる。
2 を駆動するためのベース電流はトランジスタＴr14 ，
Ｔr15 から供給される。すると、トランジスタＴr12 を
駆動するためのベース電流が前記第一の実施例と同一で
あるとすれば、各トランジスタＴr14 ，Ｔr15 に流れる
コレクタ電流は、第一の実施例のトランジスタＴr11に
流れるコレクタ電流の１／２となる。
【００４１】一般に、バイポーラトランジスタは、コレ
クタ電流が小さくなると、実使用範囲において電流増幅
率が増大する特性を有する。従って、トランジスタＴr1
4 ，Ｔr15 に流れるベース電流の和は、前記第一の実施
例のトランジスタＴr11 に流れるベース電流より小さく
なる。
クタ電流が小さくなると、実使用範囲において電流増幅
率が増大する特性を有する。従って、トランジスタＴr1
4 ，Ｔr15 に流れるベース電流の和は、前記第一の実施
例のトランジスタＴr11 に流れるベース電流より小さく
なる。
【００４２】従って、この実施例は前記第一の実施例と
同様な効果を得ることができるとともに、前記第一の実
施例に比して消費電力を低減することができる。図４
は、第三の実施例を示す。この実施例は、前記第一の実
施例に示すダーリントン接続されたトランジスタＴr11
，Ｔr12 と同等のトランジスタＴr16 , Ｔr17 及び同
Ｔr18 , Ｔr19 を二組並列に接続したものである。
同様な効果を得ることができるとともに、前記第一の実
施例に比して消費電力を低減することができる。図４
は、第三の実施例を示す。この実施例は、前記第一の実
施例に示すダーリントン接続されたトランジスタＴr11
，Ｔr12 と同等のトランジスタＴr16 , Ｔr17 及び同
Ｔr18 , Ｔr19 を二組並列に接続したものである。
【００４３】このような構成により、トランジスタＴr1
7 ，Ｔr19 のエミッタ電流の和を第一の実施例のトラン
ジスタＴr12 のエミッタ電流と等しくすればよいので、
トランジスタＴr17 ，Ｔr19 のベース電流、すなわちト
ランジスタＴr16 , Ｔr18 のコレクタ電流を小さくする
ことができる。
7 ，Ｔr19 のエミッタ電流の和を第一の実施例のトラン
ジスタＴr12 のエミッタ電流と等しくすればよいので、
トランジスタＴr17 ，Ｔr19 のベース電流、すなわちト
ランジスタＴr16 , Ｔr18 のコレクタ電流を小さくする
ことができる。
【００４４】この結果、トランジスタＴr16 , Ｔr18 の
ベース電流を小さくして、消費電力を低減することがで
きる。なお、前記各実施例のラテラル型ＰＮＰトランジ
スタに換えて、ＰチャネルＭＯＳトランジスタを使用し
てもよい。また、位相比較器３から出力されるパルス信
号φＰの論理を調整することにより、ラテラル型ＰＮＰ
トランジスタを使用することなく、パルス信号ΦＰで出
力段のＮＰＮトランジスタを直接駆動してもよい。
ベース電流を小さくして、消費電力を低減することがで
きる。なお、前記各実施例のラテラル型ＰＮＰトランジ
スタに換えて、ＰチャネルＭＯＳトランジスタを使用し
てもよい。また、位相比較器３から出力されるパルス信
号φＰの論理を調整することにより、ラテラル型ＰＮＰ
トランジスタを使用することなく、パルス信号ΦＰで出
力段のＮＰＮトランジスタを直接駆動してもよい。
【００４５】上記実施例から把握できる請求項以外の技
術思想について、以下にその効果とともに記載する。 （１）前記プルアップ側出力トランジスタは、Ｐチャネ
ルＭＯＳトランジスタとＮＰＮトランジスタとをダーリ
ントン接続して構成する。プルアップ側出力トランジス
タの負荷駆動電流を増大させることができる。
術思想について、以下にその効果とともに記載する。 （１）前記プルアップ側出力トランジスタは、Ｐチャネ
ルＭＯＳトランジスタとＮＰＮトランジスタとをダーリ
ントン接続して構成する。プルアップ側出力トランジス
タの負荷駆動電流を増大させることができる。
【００４６】
【発明の効果】以上詳述したように、請求項１〜３の発
明では、消費電力の増大及び電源ノイズの発生を防止し
ながら、十分な負荷駆動能力を確保し得るチャージポン
プ回路を提供することができる。また、請求項４の発明
では、ロックアップ速度を向上させ、かつ出力信号周波
数を安定させ得るＰＬＬシンセサイザ回路を提供するこ
とができる。
明では、消費電力の増大及び電源ノイズの発生を防止し
ながら、十分な負荷駆動能力を確保し得るチャージポン
プ回路を提供することができる。また、請求項４の発明
では、ロックアップ速度を向上させ、かつ出力信号周波
数を安定させ得るＰＬＬシンセサイザ回路を提供するこ
とができる。
【図１】 本発明の原理説明図である。
【図２】 第一の実施例を示す回路図である。
【図３】 第二の実施例を示す回路図である。
【図４】 第三の実施例を示す回路図である。
【図５】 ＰＬＬシンセサイザ回路を示すブロック図で
ある。
ある。
【図６】 従来例を示す回路図である。
【図７】 従来例を示す回路図である。
【図８】 チャージポンプの入力信号を示す波形図であ
る。
る。
Ｔp ラテラル型ＰＮＰトランジスタ Ｔn1 ＮＰＮトランジスタ Ｔn2 ＮＰＮトランジスタ φＰ，φＲ 入力信号
Claims (4)
- 【請求項１】 プルアップ側出力トランジスタとしてラ
テラル型ＰＮＰトランジスタを備え、プルダウン側出力
トランジスタとしてＮＰＮトランジスタを備え、入力信
号に基づいてプルアップ側出力トランジスタとプルダウ
ン側出力トランジスタとのいずれかをオンさせて出力信
号を出力するチャージポンプ回路であって、 前記プルアップ側トランジスタを、ラテラル型ＰＮＰト
ランジスタとＮＰＮトランジスタとをダーリントン接続
して構成したことを特徴とするチャージポンプ回路。 - 【請求項２】 前記ラテラル型ＰＮＰトランジスタを複
数個並列に動作させることを特徴とする請求項１記載の
チャージポンプ回路。 - 【請求項３】 前記ダーリントン接続したラテラル型Ｐ
ＮＰトランジスタとＮＰＮトランジスタとを、複数個並
列に動作させることを特徴とする請求項１記載のチャー
ジポンプ回路。 - 【請求項４】 クロック信号を分周して基準信号を生成
する基準分周器と、 電圧制御発振器の出力信号を分周する比較分周器と、 前記基準信号と比較信号との位相差に基づくパルス信号
を出力する位相比較器と、 プルアップ側出力トランジスタとしてラテラル型ＰＮＰ
トランジスタを備え、プルダウン側出力トランジスタと
してＮＰＮトランジスタを備え、前記パルス信号に基づ
いて、プルアップ側出力トランジスタとプルダウン側出
力トランジスタとのいずれかをオンさせて出力信号を出
力するチャージポンプ回路と、 前記チャージポンプ回路の出力信号から高周波成分を除
去するローパスフィルターと、 前記ローパスフィルタの出力電圧に基づく周波数の出力
信号を出力する電圧制御発振器とを備えたＰＬＬシンセ
サイザ回路であって、 前記チャージポンプのプルアップ側トランジスタを、ラ
テラル型ＰＮＰトランジスタとＮＰＮトランジスタとを
ダーリントン接続して構成したことを特徴とするＰＬＬ
シンセサイザ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7079020A JPH08279745A (ja) | 1995-04-04 | 1995-04-04 | チャージポンプ回路及びｐｌｌシンセサイザ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7079020A JPH08279745A (ja) | 1995-04-04 | 1995-04-04 | チャージポンプ回路及びｐｌｌシンセサイザ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08279745A true JPH08279745A (ja) | 1996-10-22 |
Family
ID=13678267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7079020A Withdrawn JPH08279745A (ja) | 1995-04-04 | 1995-04-04 | チャージポンプ回路及びｐｌｌシンセサイザ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08279745A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8390972B2 (en) * | 2007-04-17 | 2013-03-05 | Hamilton Sundstrand Corporation | Secondary protection approach for power switching applications |
-
1995
- 1995-04-04 JP JP7079020A patent/JPH08279745A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8390972B2 (en) * | 2007-04-17 | 2013-03-05 | Hamilton Sundstrand Corporation | Secondary protection approach for power switching applications |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020604 |