JPH08274182A - 駆動用トランジスタ - Google Patents
駆動用トランジスタInfo
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- JPH08274182A JPH08274182A JP7072913A JP7291395A JPH08274182A JP H08274182 A JPH08274182 A JP H08274182A JP 7072913 A JP7072913 A JP 7072913A JP 7291395 A JP7291395 A JP 7291395A JP H08274182 A JPH08274182 A JP H08274182A
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- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】駆動用ＩＣに集積されるドライバトランジスタ
としてのバイポーラトランジスタおよびＭＯＳＦＥＴ
を、限られたサイズでできるだけ大きいオン電流を流し
得るようにしてＩＣチップサイズを小形化する。 【構成】バイポーラトランジスタのコレクタ層５にコレ
クタ電極の接触する領域を二つのエミッタ領域７１，２
２の中間に、ＭＯＳＦＥＴのドレイン層にドレイン電極
の接触する領域を二つのソース領域の中間に置くことに
より、コレクタ抵抗あるいはドレイン抵抗が小さくな
り、大きいオン電流を流す。
としてのバイポーラトランジスタおよびＭＯＳＦＥＴ
を、限られたサイズでできるだけ大きいオン電流を流し
得るようにしてＩＣチップサイズを小形化する。 【構成】バイポーラトランジスタのコレクタ層５にコレ
クタ電極の接触する領域を二つのエミッタ領域７１，２
２の中間に、ＭＯＳＦＥＴのドレイン層にドレイン電極
の接触する領域を二つのソース領域の中間に置くことに
より、コレクタ抵抗あるいはドレイン抵抗が小さくな
り、大きいオン電流を流す。
Description
【０００１】
【産業上の利用分野】本発明はプリンタあるいはパネル
ディスプレイなどの駆動用ＩＣの駆動素子として用いら
れる駆動用トランジスタに関する。
ディスプレイなどの駆動用ＩＣの駆動素子として用いら
れる駆動用トランジスタに関する。
【０００２】
【従来の技術】感熱記録ヘッドやインクジェットプリン
トヘッド等を駆動するプリンタ用ＩＣや、プラズマディ
スプレイパネルや液晶パネル等のフラットパネルディス
プレイを駆動するＩＣは、一般に一つのＩＣチップに複
数個のドライバトランジスタを内蔵し、コスト低減を図
っている。図３はそのようなＩＣチップ内の配置を示
し、チップ１０の中に直列に受けた画像信号を並列に変
換して送り出すシフトレジスタやラッチ回路等を含む制
御部１１と、プリンタあるいはパネルを駆動するための
高耐圧、大電流のドライバトランジスタ１２より構成さ
れている。図４ (ａ) 、 (ｂ) はそのドライバトランジ
スタ１２の平面図および断面図である。このドライバト
ランジスタであるバイポーラトランジスタの構造は、ｐ
形サブストレート１にｎ+ 埋込層２を形成し、その上に
ｎ形エピタキシアル層３を成長させた基板を用い、ｐ形
アイソレーション層４で分離されたｎ層３がコレクタ領
域で、その領域にｎ+ 埋込層２に達するｎ+ コレクタウ
ォール層５、ｐ+ ベース領域６、その表面層の複数のｎ
+ エミッタ領域７１、７２、７３を形成したものであ
る。ｎ+ コレクタウォール層５の表面電極にコレクタ端
子Ｃ、ｐ+ ベース領域６の表面電極にベース端子Ｂ、ｎ
+ エミッタ領域７１、７２、７３の表面電極にそれぞれ
エミッタ端子Ｅ1 、Ｅ2 、Ｅ3 が接続され、Ｅ1 、
Ｅ2 、Ｅ3 端子相互も接続されている。このような構造
は、限られたデバイスサイズの中で大電流を流すため
に、エミッタ面積およびエミッタ周辺長を多くするため
のものである。
トヘッド等を駆動するプリンタ用ＩＣや、プラズマディ
スプレイパネルや液晶パネル等のフラットパネルディス
プレイを駆動するＩＣは、一般に一つのＩＣチップに複
数個のドライバトランジスタを内蔵し、コスト低減を図
っている。図３はそのようなＩＣチップ内の配置を示
し、チップ１０の中に直列に受けた画像信号を並列に変
換して送り出すシフトレジスタやラッチ回路等を含む制
御部１１と、プリンタあるいはパネルを駆動するための
高耐圧、大電流のドライバトランジスタ１２より構成さ
れている。図４ (ａ) 、 (ｂ) はそのドライバトランジ
スタ１２の平面図および断面図である。このドライバト
ランジスタであるバイポーラトランジスタの構造は、ｐ
形サブストレート１にｎ+ 埋込層２を形成し、その上に
ｎ形エピタキシアル層３を成長させた基板を用い、ｐ形
アイソレーション層４で分離されたｎ層３がコレクタ領
域で、その領域にｎ+ 埋込層２に達するｎ+ コレクタウ
ォール層５、ｐ+ ベース領域６、その表面層の複数のｎ
+ エミッタ領域７１、７２、７３を形成したものであ
る。ｎ+ コレクタウォール層５の表面電極にコレクタ端
子Ｃ、ｐ+ ベース領域６の表面電極にベース端子Ｂ、ｎ
+ エミッタ領域７１、７２、７３の表面電極にそれぞれ
エミッタ端子Ｅ1 、Ｅ2 、Ｅ3 が接続され、Ｅ1 、
Ｅ2 、Ｅ3 端子相互も接続されている。このような構造
は、限られたデバイスサイズの中で大電流を流すため
に、エミッタ面積およびエミッタ周辺長を多くするため
のものである。
【０００３】図５はこのバイポーラトランジスタの等価
回路を示し、Ｒ1 はコレクタウォール層５の抵抗、Ｒ2
はコレクタ層３のコレクタウォール層とｎ+ エミッタ領
域７１直下との間の抵抗、Ｒ3 はｎ+ エミッタ領域７
１、７２直下間の抵抗、Ｒ4 はｎ+ エミッタ領域７２、
７３直下間の抵抗である。コレクタ・エミッタ間の電流
を流したときのオン抵抗のほとんどは、これらのコレク
タ抵抗によって決まる。そしてコレクタ・エミッタ間の
飽和電圧ＶCE(SAT) は、エミッタ抵抗による飽和電圧を
無視するとコレクタ電流Ｉのときに (１) 式のようにな
る。
回路を示し、Ｒ1 はコレクタウォール層５の抵抗、Ｒ2
はコレクタ層３のコレクタウォール層とｎ+ エミッタ領
域７１直下との間の抵抗、Ｒ3 はｎ+ エミッタ領域７
１、７２直下間の抵抗、Ｒ4 はｎ+ エミッタ領域７２、
７３直下間の抵抗である。コレクタ・エミッタ間の電流
を流したときのオン抵抗のほとんどは、これらのコレク
タ抵抗によって決まる。そしてコレクタ・エミッタ間の
飽和電圧ＶCE(SAT) は、エミッタ抵抗による飽和電圧を
無視するとコレクタ電流Ｉのときに (１) 式のようにな
る。
【０００４】 ＶCE(SAT) ＝ＩＲ1 ＋ＩＲ2 ＋２／３ＩＲ3 ＋１／３ＩＲ4 …………（１) 図６は、駆動用ＩＣのドライバトランジスタとして用い
られるＭＯＳＦＥＴの断面図で、バイポーラトランジス
タの場合と同様にｐ形サブストレート１の上にｎ+ 埋込
層を介して形成されたｎ形エピタキシアル層３のｐ形ア
イソレーション層４で分離された領域に、ｎ+ 埋込層に
達するｎ+ ドレインウォール層５１、ｐ形チャネル領域
６１、６２、６３、６４が形成されている。ｐ形チャネ
ル領域６１、６２、６３、６４の表面層には、ｎ+ ソー
ス領域８１、８２、８３、８４、８５、８６が形成さ
れ、ソース領域８１、８２にはさまれたｎ層３およびｐ
領域６１、６２の露出部上にまたがって絶縁膜を介して
ゲート電極９１が設けられている。同様にソース領域８
３、８４の間の上にゲート電極９２、ソース領域８５、
６６の間の上にゲート電極９３が設けられ、これらに共
通のゲート端子Ｇが接続される。また、ｎ+ ドレインウ
ォール層５１にはドレイン端子Ｄ、ｎ+ ソース領域８
１、８２にはソース端子Ｓ1 、ｎ+ 領域８３、８４には
ソース端子Ｓ2 、ｎ+ 領域８５、８６にはソース端子Ｓ
3 がそれぞれ表面電極を介して接続されている。このＭ
ＯＳトランジスタのドレイン電流も、図３のバイポーラ
トランジスタのコレクタ電流同様にｎ+ ドレインウォー
ル層５から各チャネル領域の直下を通って流れるので、
オン抵抗にはその間のｎ層３の横方向抵抗が加わる。
られるＭＯＳＦＥＴの断面図で、バイポーラトランジス
タの場合と同様にｐ形サブストレート１の上にｎ+ 埋込
層を介して形成されたｎ形エピタキシアル層３のｐ形ア
イソレーション層４で分離された領域に、ｎ+ 埋込層に
達するｎ+ ドレインウォール層５１、ｐ形チャネル領域
６１、６２、６３、６４が形成されている。ｐ形チャネ
ル領域６１、６２、６３、６４の表面層には、ｎ+ ソー
ス領域８１、８２、８３、８４、８５、８６が形成さ
れ、ソース領域８１、８２にはさまれたｎ層３およびｐ
領域６１、６２の露出部上にまたがって絶縁膜を介して
ゲート電極９１が設けられている。同様にソース領域８
３、８４の間の上にゲート電極９２、ソース領域８５、
６６の間の上にゲート電極９３が設けられ、これらに共
通のゲート端子Ｇが接続される。また、ｎ+ ドレインウ
ォール層５１にはドレイン端子Ｄ、ｎ+ ソース領域８
１、８２にはソース端子Ｓ1 、ｎ+ 領域８３、８４には
ソース端子Ｓ2 、ｎ+ 領域８５、８６にはソース端子Ｓ
3 がそれぞれ表面電極を介して接続されている。このＭ
ＯＳトランジスタのドレイン電流も、図３のバイポーラ
トランジスタのコレクタ電流同様にｎ+ ドレインウォー
ル層５から各チャネル領域の直下を通って流れるので、
オン抵抗にはその間のｎ層３の横方向抵抗が加わる。
【０００５】
【発明が解決しようとする課題】駆動用ＩＣのドライバ
トランジスタは、限られた寸法の中でできるだけ電流を
多く流すことが望まれる。しかし、コレクタ抵抗あるい
はドレイン抵抗が大きいため寸法を大きくせざるを得
ず、コストが上昇するという問題があった。本発明の目
的は、上記の問題を解決し、限られた寸法でコレクタ抵
抗あるいはドレイン抵抗を低減することにより、電流容
量を大きくし、集積される駆動用ＩＣの小形化、低価格
化を可能とする駆動用トランジスタを提供することにあ
る。
トランジスタは、限られた寸法の中でできるだけ電流を
多く流すことが望まれる。しかし、コレクタ抵抗あるい
はドレイン抵抗が大きいため寸法を大きくせざるを得
ず、コストが上昇するという問題があった。本発明の目
的は、上記の問題を解決し、限られた寸法でコレクタ抵
抗あるいはドレイン抵抗を低減することにより、電流容
量を大きくし、集積される駆動用ＩＣの小形化、低価格
化を可能とする駆動用トランジスタを提供することにあ
る。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めに、一つの本発明の駆動用トランジスタは、第一導電
形のコレクタ層の一面の表面層に複数個の第二導電形の
ベース領域が配置され、このベース領域の表面層にそれ
ぞれ第一導電形のエミッタ領域が設けられるバイポーラ
トランジスタであって、コレクタ層の前記一面のコレク
タ電極の接触する領域が二つのエミッタ領域の中間に位
置するものとする。他の本発明の駆動用トランジスタ
は、第一導電形のドレイン層の一面の表面層に複数個の
第二導電形のチャネル領域が配置され、このチャネル領
域の表面層にそれぞれ第一導電形のソース領域が設けら
れ、ソース領域とドレイン層の露出部とにはさまれたチ
ャネル領域上に絶縁膜を介してゲート電極を備えるＭＯ
ＳＦＥＴであって、ドレイン層の前記一面のドレイン電
極の接触する領域が二つのソース領域の中間に位置する
ものとする。何れの場合も駆動用ＩＣに集積されること
が有効である。
めに、一つの本発明の駆動用トランジスタは、第一導電
形のコレクタ層の一面の表面層に複数個の第二導電形の
ベース領域が配置され、このベース領域の表面層にそれ
ぞれ第一導電形のエミッタ領域が設けられるバイポーラ
トランジスタであって、コレクタ層の前記一面のコレク
タ電極の接触する領域が二つのエミッタ領域の中間に位
置するものとする。他の本発明の駆動用トランジスタ
は、第一導電形のドレイン層の一面の表面層に複数個の
第二導電形のチャネル領域が配置され、このチャネル領
域の表面層にそれぞれ第一導電形のソース領域が設けら
れ、ソース領域とドレイン層の露出部とにはさまれたチ
ャネル領域上に絶縁膜を介してゲート電極を備えるＭＯ
ＳＦＥＴであって、ドレイン層の前記一面のドレイン電
極の接触する領域が二つのソース領域の中間に位置する
ものとする。何れの場合も駆動用ＩＣに集積されること
が有効である。
【０００７】
【作用】バイポーラトランジスタのコレクタ層のコレク
タ電極の接触する領域をエミッタ領域の中間に、またＭ
ＯＳＦＥＴのドレイン層のドレイン電極の接触する領域
をソース領域の中間に形成することにより、コレクタ電
流あるいはドレイン電流が２等分されてそれぞれコレク
タ層あるいはドレイン層を通って両側のエミッタ領域あ
るいはソース領域の直下に達するため、コレクタ層ある
いはドレイン層を流れる距離は最短となり、オン抵抗が
小さくなる。
タ電極の接触する領域をエミッタ領域の中間に、またＭ
ＯＳＦＥＴのドレイン層のドレイン電極の接触する領域
をソース領域の中間に形成することにより、コレクタ電
流あるいはドレイン電流が２等分されてそれぞれコレク
タ層あるいはドレイン層を通って両側のエミッタ領域あ
るいはソース領域の直下に達するため、コレクタ層ある
いはドレイン層を流れる距離は最短となり、オン抵抗が
小さくなる。
【０００８】
【実施例】以下、図３ないし図６と共通の部分に同一の
符号を付した図を引用して本発明の実施例について述べ
る。図１ (ａ) 、 (ｂ) は本発明の一実施例のバイポー
ラトランジスタを示し、ｎ + コレクタウォール層５はｎ
エピタキシアル層３の二つのｐ形アイソレーション層４
で分離された領域の中央にあり、二つのｐ+ ベース領域
６の間にはさまれている。ｐ+ ベース領域６の表面層に
はそれぞれエミッタ領域７１、７２が形成され、図示し
ないその表面電極に接続されるエミッタ端子Ｅ1 、Ｅ2
は互いに接続されている。図２はこのバイポーラトラン
ジスタの等価回路を示し、コレクタ電流Ｉは２分割され
てコレクタウォール層５からエミッタ領域７１、７２の
直下までのｎ層３の等しい抵抗Ｒ5 を通って流れる。従
って、コレクタ・エミッタ間の飽和電圧ＶCE(SAT) はエ
ミッタ抵抗による飽和電圧を無視すると (２) 式のよう
になる。
符号を付した図を引用して本発明の実施例について述べ
る。図１ (ａ) 、 (ｂ) は本発明の一実施例のバイポー
ラトランジスタを示し、ｎ + コレクタウォール層５はｎ
エピタキシアル層３の二つのｐ形アイソレーション層４
で分離された領域の中央にあり、二つのｐ+ ベース領域
６の間にはさまれている。ｐ+ ベース領域６の表面層に
はそれぞれエミッタ領域７１、７２が形成され、図示し
ないその表面電極に接続されるエミッタ端子Ｅ1 、Ｅ2
は互いに接続されている。図２はこのバイポーラトラン
ジスタの等価回路を示し、コレクタ電流Ｉは２分割され
てコレクタウォール層５からエミッタ領域７１、７２の
直下までのｎ層３の等しい抵抗Ｒ5 を通って流れる。従
って、コレクタ・エミッタ間の飽和電圧ＶCE(SAT) はエ
ミッタ抵抗による飽和電圧を無視すると (２) 式のよう
になる。
【０００９】 ＶCE(SAT) ＝ＩＲ1 ＋１／２ＩＲ5 ……………………( ２ ) (２) 式を (１) 式とくらべれば明らかなようにＶ
CE(SAT) ははるかに小さくなる。図１のバイポーラトラ
ンジスタを図４の従来のバイポーラトランジスタを、エ
ピタキシアル層３の同一面積の分離された領域に形成さ
れていると考えた場合、エミッタ領域の数が３個から２
個に減るため、エミッタ面積およびエミッタ周囲長が従
来より小さくなる。従って、コレクタ電流が小さいとき
には電流増幅率が小さく、図７に実線２１で示すように
本発明の実施例の方が点線２２で示す従来例よりＶ
CE(SAT) が大きいが、コレクタ電流の大きいところでは
コレクタ抵抗が支配的になるため、本発明の実施例の方
が小さくなる。
CE(SAT) ははるかに小さくなる。図１のバイポーラトラ
ンジスタを図４の従来のバイポーラトランジスタを、エ
ピタキシアル層３の同一面積の分離された領域に形成さ
れていると考えた場合、エミッタ領域の数が３個から２
個に減るため、エミッタ面積およびエミッタ周囲長が従
来より小さくなる。従って、コレクタ電流が小さいとき
には電流増幅率が小さく、図７に実線２１で示すように
本発明の実施例の方が点線２２で示す従来例よりＶ
CE(SAT) が大きいが、コレクタ電流の大きいところでは
コレクタ抵抗が支配的になるため、本発明の実施例の方
が小さくなる。
【００１０】図８は本発明の別の実施例のＭＯＳＦＥＴ
の断面図で、ドレインウォール層５１がエピタキシアル
層３のｐ形アイソレーション層４で分離された領域の中
央に形成され、その両側に各１対のｐ形チャネル領域６
１、６２および６３、６４が配置されている。そして、
各チャネル領域にそれぞれｎ+ ソース領域８１、８２、
８３、８４が形成され、ソース端子Ｓ1 およびＳ2 に接
続されている。各１対のソース領域の間の表面上にゲー
ト電極９１、９２が設けられている。このＭＯＳＦＥＴ
は、図６のＭＯＳＦＥＴと同一のデバイスサイズで、ソ
ース領域の数が６個から４個に減少し、ゲート電極の数
も３個から２個に減少しているが、ドレイン抵抗がバイ
ポーラトランジスタの場合のコレクタ抵抗と同様に低減
しているため、大きいドレイン電流を流すことができ
る。
の断面図で、ドレインウォール層５１がエピタキシアル
層３のｐ形アイソレーション層４で分離された領域の中
央に形成され、その両側に各１対のｐ形チャネル領域６
１、６２および６３、６４が配置されている。そして、
各チャネル領域にそれぞれｎ+ ソース領域８１、８２、
８３、８４が形成され、ソース端子Ｓ1 およびＳ2 に接
続されている。各１対のソース領域の間の表面上にゲー
ト電極９１、９２が設けられている。このＭＯＳＦＥＴ
は、図６のＭＯＳＦＥＴと同一のデバイスサイズで、ソ
ース領域の数が６個から４個に減少し、ゲート電極の数
も３個から２個に減少しているが、ドレイン抵抗がバイ
ポーラトランジスタの場合のコレクタ抵抗と同様に低減
しているため、大きいドレイン電流を流すことができ
る。
【００１１】
【発明の効果】本発明によれば、コレクタ電極あるいは
ドレイン電極の接触する領域を複数個のエミッタ領域あ
るいはソース領域の一方の側に置かないで二つのエミッ
タ領域あるいはソース領域の中間に置くことにより、オ
ン電流のコレクタ層あるいはドレイン層の中の径路を短
くすることができ、限られたデバイスサイズで大きな電
流を流すことが可能になった。従ってデバイスサイズの
縮小ができ、このような駆動用トランジスタを集積する
駆動用ＩＣの小形化、低価格化に対して極めて有効であ
る。
ドレイン電極の接触する領域を複数個のエミッタ領域あ
るいはソース領域の一方の側に置かないで二つのエミッ
タ領域あるいはソース領域の中間に置くことにより、オ
ン電流のコレクタ層あるいはドレイン層の中の径路を短
くすることができ、限られたデバイスサイズで大きな電
流を流すことが可能になった。従ってデバイスサイズの
縮小ができ、このような駆動用トランジスタを集積する
駆動用ＩＣの小形化、低価格化に対して極めて有効であ
る。
【図１】本発明の一実施例のＩＣ中のバイポーラトラン
ジスタを示し、 (ａ) が平面図、 (ｂ) が断面図
ジスタを示し、 (ａ) が平面図、 (ｂ) が断面図
【図２】図１のトランジスタの等価回路図
【図３】駆動用ＩＣのチップ平面図
【図４】従来のＩＣ中のバイポーラトランジスタを示
し、 (ａ) が平面図、 (ｂ) が断面図
し、 (ａ) が平面図、 (ｂ) が断面図
【図５】図４のトランジスタの等価回路図
【図６】従来のＭＯＳＦＥＴの断面図
【図７】本発明の一実施例と従来例のバイポーラトラン
ジスタのコレクタ・エミッタ飽和電圧とコレクタ電流と
の関係線図
ジスタのコレクタ・エミッタ飽和電圧とコレクタ電流と
の関係線図
【図８】本発明の別の実施例のＩＣ中のＭＯＳＦＥＴを
示す断面図
示す断面図
１ ｐ形サブストレート ２ ｎ+ 埋込層 ３ ｎ形エピタキシアル層 ４ ｐ形アイソレーション層 ５ ｎ+ コレクタウォール層 ５１ ｎ+ ドレインウォール層 ６ ｐ+ ベース領域 ６１、６２、６３、６４ ｐ形チャネル領域 ７１、７２ ｎ+ エミッタ領域 ８１、８２、８３、８４ ｎ+ ソース領域 ９１、９２ ゲート電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73 29/78
Claims (3)
- 【請求項１】第一導電形のコレクタ層の一面の表面層に
複数個の第二導電形のベース領域が配置され、このベー
ス領域の表面層にそれぞれ第一導電形のエミッタ領域が
設けられるバイポーラトランジスタであって、コレクタ
層の前記一面のコレクタ電極の接触する領域が二つのエ
ミッタ領域の中間に位置することを特徴とする駆動用ト
ランジスタ。 - 【請求項２】第一導電形のドレイン層の一面の表面層に
複数個の第二導電形のチャネル領域が配置され、このチ
ャネル領域の表面層にそれぞれ第一導電形のソース領域
が設けられ、ソース領域とドレイン層の露出部とにはさ
まれたチャネル領域上に絶縁膜を介してゲート電極を備
えるＭＯＳＦＥＴであって、ドレイン層の前記一面のド
レイン電極の接触する領域が二つのソース領域の中間に
位置することを特徴とする駆動用トランジスタ。 - 【請求項３】駆動用半導体集積回路装置に集積される請
求項１あるいは２記載の駆動用トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7072913A JPH08274182A (ja) | 1995-03-30 | 1995-03-30 | 駆動用トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7072913A JPH08274182A (ja) | 1995-03-30 | 1995-03-30 | 駆動用トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08274182A true JPH08274182A (ja) | 1996-10-18 |
Family
ID=13503074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7072913A Pending JPH08274182A (ja) | 1995-03-30 | 1995-03-30 | 駆動用トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08274182A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6809387B2 (en) | 2003-02-10 | 2004-10-26 | Kabushiki Kaisha Toshiba | Power switching device |
-
1995
- 1995-03-30 JP JP7072913A patent/JPH08274182A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6809387B2 (en) | 2003-02-10 | 2004-10-26 | Kabushiki Kaisha Toshiba | Power switching device |
| US7042026B2 (en) | 2003-02-10 | 2006-05-09 | Kabushiki Kaisha Toshiba | Power switching device |
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