JPH08273526A - 電界効果電子放出素子およびその製造方法 - Google Patents

電界効果電子放出素子およびその製造方法

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JPH08273526A
JPH08273526A JP18436895A JP18436895A JPH08273526A JP H08273526 A JPH08273526 A JP H08273526A JP 18436895 A JP18436895 A JP 18436895A JP 18436895 A JP18436895 A JP 18436895A JP H08273526 A JPH08273526 A JP H08273526A
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鍾 ミン 金
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Samsung SDI Co Ltd
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SANSEI DENKAN KK
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Samsung Electron Devices Co Ltd
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    • H01J2201/30446—Field emission cathodes characterised by the emitter material
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    • H01J2201/30457—Diamond

Abstract

(57)【要約】 【課題】 陰電子親和力により低い仕事関数を有するダ
イヤモンド薄膜をマイクロ・チップ形成に利用したダイ
ヤモンド薄膜チップを有し、大面積素子の製造時にもそ
の収率を向上することにある。 【解決手段】 背面基板１１と、前記背面基板上に所定
の厚さに形成されたストライプ状の陰極１２と、前記陰
極上に所定の物質で所定の高さに形成されたマイクロ・
チップ支持部材１２′と、前記マイクロ・チップ支持部
材上に所定の値以下の仕事関数を有する物質で所定の厚
さの平板形に形成されたマイクロ・チップ１２″と、前
記マイクロ・チップ支持部材１２′を取り囲むホールを
有し、その高さが前記マイクロ・チップ１２″より所定
の高さ程低く位置するように形成された絶縁体層１３
と、前記絶縁体層上に前記マイクロ・チップ支持部材と
所定の間隔を置いて離隔される開口を有し、前記マイク
ロ・チップ１２″より所定の高さ程低い位置に形成され
たゲート１４とを備えてなることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、陰電子親和力によって
低い仕事関数を有するダイヤモンド薄膜をマイクロ・チ
ップ形成に利用したダイヤモンド薄膜チップを有する電
界効果放出素子およびその製造方法に関する。
【０００２】
【従来の技術】図５を参照して従来の垂直構造の電界効
果電子放出素子の構造をみると次の通りである。
【０００３】垂直構造の電界効果電子放出素子は背面ガ
ラス基板１と、該ガラス基板１上に形成された陰極２
と、該陰極２上に形成された電界放出用のマイクロ・チ
ップ２′と、該マイクロ・チップ２′を取り囲むホール
３′を有するように前記陰極２上に形成された絶縁体層
３と、マイクロ・チップ２′の上部に電界放出を可能に
する開口４′を有するように絶縁体層３上に形成された
ゲート４と、前記マイクロ・チップ２′から放出される
電子が既知の運動エネルギーで蛍光体層６に衝突するよ
うに引っ張る陽極５と、該陽極５の形成された前面ガラ
ス基板１′とからなる。
【０００４】図５に示したような垂直構造の電界放出素
子のマイクロ・チップは、その端が尖っている必要があ
る。また、マイクロ・チップ２′からの電子の流れがゲ
ートの開口４′サイズに応じて定まるので、数十ｎｍ単
位のマイクロ・チップが形成されなければならない。上
記マイクロ・チップ２′およびゲート４の開口の形成の
ためのエッチング技術はサブミクロン単位の高度の微細
工程が必要である。それで、工程上の非均一性および大
面積の素子製造時の収率が低くなるなどの問題が発生す
る。したがって、ゲート４の開口４′が大きくなるとゲ
ート４に印加されるバイアス電圧のレベルが高くなり高
電圧が必要になる。さらに、このような垂直構造の電界
放出素子のマイクロ・チップは仕事関数が大体高くて高
電圧でゲート電極を駆動しなければならないという短所
がある。
【０００５】
【発明が解決しようとする課題】本発明は前記のような
問題点に鑑みてなされたものであり、本発明の目的は低
い仕事関数により低い駆動電圧でも電子が放出できるマ
イクロ・チップを有し、大面積素子の製造時にもその収
率の高い電界効果電子放出素子およびその製造方法を提
供することにある。
【０００６】
【課題を達成するための手段】前記のような目的を達成
するために、請求項１記載の第１の発明による電界効果
放出素子は、背面基板と、前記背面基板上に所定の厚さ
に形成されたストライプ状の陰極と、前記陰極上に所定
の物質で所定の高さに形成されたマイクロ・チップ支持
部材と、前記マイクロ・チップ支持部材上に所定の値以
下の仕事関数を有する物質で所定の厚さの平板形に形成
されたマイクロ・チップと、前記マイクロ・チップ支持
部材を取り囲むホールを有し、その高さが前記マイクロ
・チップより所定の高さ程低く位置するように形成され
た絶縁体層と、前記絶縁体層上に前記マイクロ・チップ
支持部材と所定の間隔を置いて離隔される開口を有し、
前記マイクロ・チップより所定の高さ程低い位置に形成
されたゲートと、前記背面基板と所定の間隔を置いて対
向し、その対向面上に前記陰極と交叉する方向にストラ
イプ状の陽極の形成された前面基板とを備えてなること
を要旨とする。従って、極めて低いゲート電圧でも電子
放出が生じやすいだけでなく、平板形チップの製作も可
能なので、均一のチップの形成が容易であって大面積の
素子の製造を容易にできる。
【０００７】請求項２記載の第２の発明は、前記マイク
ロ・チップ支持部材は、ダイヤモンド或いはダイヤモン
ド類似炭素からなることを要旨とする。
【０００８】請求項３記載の第３の発明は、前記マイク
ロ・チップ支持部材は１．５〜２μｍ厚さに形成された
ことを要旨とする。
【０００９】請求項４記載の第４の発明は、前記マイク
ロ・チップ支持部材は非晶質シリコンからなることを要
旨とする。
【００１０】請求項５記載の第５の発明は、前記マイク
ロ・チップは０．５〜１μｍ厚さに形成されたことを要
旨とする。
【００１１】請求項６記載の第６の発明は、背面基板
と、前記背面基板上に所定の厚さのストライプ状に形成
された陰極と、前記陰極上に所定の物質で所定の高さに
形成されたマイクロ・チップ支持部材と、前記マイクロ
・チップ支持部材上に所定の値以下の仕事関数を有する
物質であってその端の尖った円錐形に形成されたマイク
ロ・チップと、前記マイクロ・チップおよび前記マイク
ロ・チップ支持部材を取り囲むホールを有し、その高さ
が前記マイクロ・チップ支持部材程高くなるように形成
された絶縁体層と、前記絶縁体層上に前記マイクロ・チ
ップと所定の間隔を置いて離隔される開口を有し、前記
マイクロ・チップ程高い位置に形成されたゲートと、前
記背面基板と所定の間隔を置いて対向し、その対向面上
に前記陰極と交叉する方向のストライプ状の陽極の形成
された前面基板とを備えてなることを要旨とする。従っ
て、極めて低いゲート電圧でも電子放出が生じやすいだ
けでなく、平板形チップの製作も可能なので、均一のチ
ップの形成が容易であって大面積の素子の製造を容易に
できる。
【００１２】請求項７記載の第７の発明は、前記マイク
ロ・チップはダイヤモンド或いはダイヤモンド類似炭素
からなることを要旨とする。
【００１３】請求項８記載の第８の発明は、前記マイク
ロ・チップ支持部材は１．５〜２μｍ厚さに形成された
ことを要旨とする。
【００１４】請求項９記載の第９の発明は、前記マイク
ロ・チップ支持部材は非晶質シリコンからなることを要
旨とする。
【００１５】請求項１０記載の第１０の発明は、前記マ
イクロ・チップは０．５〜１μｍ厚さに形成されたこと
を要旨とする。
【００１６】請求項１１記載の第１１の発明は、基板上
に陰極層を蒸着パターンして陰極パターンを形成する段
階と、前記陰極パターン上に非晶質シリコンを蒸着させ
て非晶質シリコン層を形成する段階と、前記非晶質シリ
コン層上にダイヤモンドを蒸着させてダイヤモンド薄膜
を形成する段階と、前記ダイヤモンド薄膜上にマスク層
を形成した後、蝕刻してパターンするマスク形成段階
と、前記マスクを利用して前記ダイヤモンド薄膜を等方
性蝕刻してダイヤモンドチップを形成する段階と、前記
非晶質シリコン層を蝕刻して前記ダイヤモンドチップ支
持部材を形成する段階と、前記ダイヤモンドチップ支持
部材の周囲に絶縁物質を成長させ絶縁体層を形成する段
階と、前記絶縁体層上に金属を蒸着させてゲート層を形
成する段階と、前記マスクを蝕刻して前記ダイヤモンド
マイクロ・チップに蒸着された前記絶縁物質およびゲー
ト層を除去するマスク蝕刻段階とを含むことを要旨とす
る。従って、極めて低いゲート電圧でも電子放出が生じ
やすいだけでなく、平板形チップの製作も可能なので、
均一のチップの形成が容易であって大面積の素子の製造
を容易にできる。
【００１７】請求項１２記載の第１２の発明は、前記ダ
イヤモンド薄膜の代わりにダイヤモンド類似炭素膜を形
成することを要旨とする。
【００１８】請求項１３記載の第１３の発明は、前記非
晶質シリコン層の形成段階は電子ビーム蒸着法またはス
パッタリング法を使用することを要旨とする。
【００１９】請求項１４記載の第１４の発明は、前記ダ
イヤモンド薄膜または前記ダイヤモンド類似炭素膜を形
成する段階は強化プラズマ化学蒸着法を使用することを
要旨とする。
【００２０】請求項１５記載の第１５の発明は、前記マ
スク形成段階はリフト・オフ技法または化学蝕刻法から
なることを要旨とする。
【００２１】請求項１６記載の第１６の発明は、前記ダ
イヤモンドチップを形成する段階において等方性蝕刻は
ＳＦ6 ／Ｏ2 プラズマを使用することを要旨とする。
【００２２】請求項１７記載の第１７の発明は、前記ダ
イヤモンドチップ支持部材を形成する段階は、ＳＦ6 ／
Ｏ2 プラズマを使用する等方性蝕刻およびＣＦ4 ／Ｏ2
プラズマを使用する異方性蝕刻工程を含むことを要旨と
する。
【００２３】請求項１８記載の第１８の発明は、前記絶
縁体層を形成する段階は、自己整列マスクを利用して電
子ビーム蒸着することを要旨とする。
【００２４】請求項１９記載の第１９の発明は、前記金
属マスクは、金属化学蝕刻液に浸し超音波振動を加えて
除去することを要旨とする。
【００２５】請求項２０記載の第２０の発明は、前記マ
スク蝕刻段階後にバッファドオキサイドエッチャントを
使用して前記絶縁体層を所定量程蝕刻する段階をさらに
含むことを要旨とする。
【００２６】
【発明の実施の形態】以下、添付した図面に基づき本発
明による電界効果電子放出素子およびその製造方法を説
明する。
【００２７】先ず、図１および図２を参照しながら本発
明による電界効果電子放出素子の構造をみると次の通り
である。
【００２８】ガラス基板１１上にストライプ状の陰極１
２、ホール１３″を有する絶縁体層１３、開口１４″を
有するクロムゲート１４が順次積層される。前記ホール
１３″の底の陰極１２上には電子放出用のダイヤモンド
チップ１２″およびダイヤモンドチップ支持部材１２′
が形成される。ここで、ダイヤモンドチップ１２″は平
板形および円錐形に形成される。この平板形および円錐
形のダイヤモンドチップ１２″については次に詳細に説
明する。そして、ダイヤモンドチップ支持部材１２′の
上部には前記ダイヤモンドチップと一定の間隔を置いて
対向し、その対向面上に陰極１２と交叉する方向にスト
ライプ状の陽極１５の形成された前面ガラス基板２１が
備えられた構造からなる。
【００２９】このような構造の電界効果電子放出素子に
おいて、陰極１２は金属を０．５μｍ厚さに蒸着させて
形成され、ダイヤモンドチップ支持部材１２′は非晶質
シリコンを１．５〜２μｍ蒸着して形成され、ダイヤモ
ンドチップ１２″は５０００〜１００００Å程度の薄膜
を形成した後、蝕刻して形成される。
【００３０】図１に示したような平板形ダイヤモンドチ
ップ１２″を使用する電界放出素子は平板形ダイヤモン
ドチップ１２″がゲート１４に比べて高さの差が特にな
ければ、ダイヤモンドチップ１２″とゲート１４との間
に強い電界が形成され、ダイヤモンドチップ１２″から
電子漏洩による漏洩電流がゲート１４に直接抜け出るの
で、これを防止するために、ダイヤモンドチップ支持部
材１２′の高さをゲート１４より高め、ゲート１４を負
電圧で駆動することにより、電子放出を容易にすると同
時に、漏洩電流を減らす（第１実施形態）。
【００３１】また、このようなダイヤモンドチップ支持
部材１２′の高さの問題を補完するために、図２に示し
たような尖ったダイヤモンドチップ１２″を用いると、
電界強化効果を得ることができ、図１の平板ダイヤモン
ドチップを使用する電界効果電子放出素子のように支持
部材を高めなくても容易な工程で素子が製造できるとい
う利点がある。この時、ダイヤモンド薄膜をプラズマ蝕
刻により幅を狭めて蝕刻すると、尖った形のダイヤモン
ドチップが形成される（第２実施形態）。
【００３２】このような構造の電界効果電子放出素子の
製造方法を図３ (Ａ) 〜図４ (Ｂ)を参照して説明す
る。ここで、図３ (Ａ) はクロムマスク形成後の垂直断
面図、図３ (Ｂ) はプラズマ蝕刻によるダイヤモンドチ
ップ形成後の垂直断面図、図３(Ｃ) はプラズマ蝕刻に
よるシリコンの異方性および等方性の柱形成後の垂直断
面図、図４ (Ａ) は絶縁体層および金属を蒸着した後の
垂直断面図、そして図４(Ｂ) は蛍光体の塗布された陽
極板を設けて完成された素子の垂直断面図である。
【００３３】先ず、図３ (Ａ) に示したように、ガラス
基板１１上に金属を蒸着しパターンしてストライプ状の
陰極パターン１２を形成し、この陰極パターン１２上に
非晶質シリコンを電子ビーム蒸着法またはスパッタリン
グ法を使用して約１．５〜２μｍ厚さに蒸着させ非晶質
シリコン層１８を形成する。次に、非晶質シリコン層１
８上にダイヤモンドまたはダイヤモンド類似炭素をプラ
ズマ強化化学気相蒸着（ＰＥＣＶＤ：Plasma Enhanced
Chemical Vapor Deposition)法でダイヤモンド薄膜或い
はダイヤモンド類似炭素膜１２″を５０００〜１０００
０Å厚さに形成し、その上部にはリフト・オフ技法や化
学蝕刻法でクロムマスク１７を形成する。
【００３４】次に、クロムマスク１７を利用しダイヤモ
ンド薄膜１２″を等方性蝕刻して、図３ (Ｂ) に示した
ように、ダイヤモンドチップ１２″を形成する。この
時、ダイヤモンド薄膜はＳＦ6 ／Ｏ2 プラズマを使用し
て等方性蝕刻する。該等方性蝕刻の程度に応じて平板形
または円錐形のマイクロチップが形成される。すなわ
ち、蝕刻されるほどマイクロ・チップは尖っていく。
【００３５】次に、非晶質シリコン層１８を先ずＳＦ6
／Ｏ2 プラズマを使用して適当に等方性蝕刻した後（こ
の時、ダイヤモンドとシリコンとの蝕刻選択度は低いほ
ど良い）、ＣＦ4 ／Ｏ2 プラズマを使用して異方性蝕刻
を行い、図３ (Ｃ) に示したように、瓶状のダイヤモン
ドチップ支持部材１２′を形成する。
【００３６】次に、ダイヤモンドチップ支持部材１２′
の周囲にそれぞれ絶縁物質および金属を電子ビーム蒸着
器で蒸着させ、図４ (Ａ) に示したように、絶縁体層１
３およびゲート１４を形成する。この時、自己整列マス
クであるクロムマスク１７が用いられる。
【００３７】次に、クロムマスク１７を蝕刻してダイヤ
モンドマイクロ・チップ１２″上部の絶縁物質１３′お
よびゲート層１４′を除去することにより、図４ (Ｂ)
に示したように、ダイヤモンドチップ１２″が露出され
るようにする。この時、クロムマスク１７は金属化学蝕
刻液に基板を浸した状態で超音波振動を蝕刻液に加える
方法を使用する。
【００３８】次に、基板をバッファドオキサイドエッチ
ャント（ＢＯＥ：Buffered Oxide Etchant）に入れて絶
縁体層を少し蝕刻した後、前記ダイヤモンドマイクロ・
チップ１２″の形成された背面ガラス基板１１と一定の
間隔を置いて対向するように、陰極と交叉する方向のス
トライプ状の陽極１５の形成された前面ガラス基板２１
を配置し、その縁を密封し内部を真空状態にして素子を
完成する（第３実施形態）。
【００３９】以上のように製作された電界効果電子放出
素子は、図４ (Ｂ) に示したように、その内部を１０-6
〜１０-7ｔｏｒｒ以下の真空状態にした後、ゲート電極
にバイアス電圧を加え陰極を接地して、陽極に適当な電
源電圧（Ｖａ）を印加すると、ダイヤモンドチップに強
電界が発生してチップから電子が放出される。この電界
効果電子放出素子は、平板表示素子、超高周波応用素
子、ＳＥＭ（Scanning Electron Microscope）、Ｅ−ビ
ーム（Electron-beam)応用素子を利用したマイクロセン
サなどに応用され得る。
【００４０】
【発明の効果】以上で説明したように、本発明による電
界効果電子放出素子およびその製造方法は、陰電子親和
力による仕事関数の低いダイヤモンド或いはダイヤモン
ド類似炭素を利用して電子放出用のマイクロ・チップを
製作することにより、極めて低いゲート電圧でも電子放
出が生じやすいだけでなく、平板形チップの製作も可能
なので、均一のチップの形成が容易であって大面積の素
子の製造を容易にできる。
【図面の簡単な説明】
【図１】本発明による平板ダイヤモンドチップを有する
電界効果電子放出素子の垂直断面図である。
【図２】本発明による尖ったダイヤモンドチップを有す
る電界効果電子放出素子の垂直断面図である。
【図３】本発明による尖ったダイヤモンドチップを有す
る電界効果電子放出素子の製造工程別の垂直断面図であ
り、（Ａ）はクロムマスク形成後の垂直断面図、（Ｂ）
はプラズマ蝕刻によるダイヤモンドチップ形成後の垂直
断面図、（Ｃ）はプラズマ蝕刻によるシリコンの異方性
および等方性の柱形成後の垂直断面図である。
【図４】本発明による尖ったダイヤモンドチップを有す
る電界効果電子放出素子の製造工程別の垂直断面図であ
り、（Ａ）は絶縁層および金属を蒸着した後の垂直断面
図、（Ｂ）は蛍光体の塗布された陽極板を設けて完成し
た素子の垂直断面図である。
【図５】従来の電界効果電子放出素子の垂直断面図であ
る。
【符号の説明】
１１ ガラス基板 １２ 陰極 １２′ ダイヤモンドチップ支持部材 １２″ ダイヤモンドチップ １３ 絶縁体層 １４ クロムゲート

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 背面基板と、 前記背面基板上に所定の厚さに形成されたストライプ状
    の陰極と、 前記陰極上に所定の物質で所定の高さに形成されたマイ
    クロ・チップ支持部材と、 前記マイクロ・チップ支持部材上に所定の値以下の仕事
    関数を有する物質で所定の厚さの平板形に形成されたマ
    イクロ・チップと、 前記マイクロ・チップ支持部材を取り囲むホールを有
    し、その高さが前記マイクロ・チップより所定の高さ程
    低く位置するように形成された絶縁体層と、 前記絶縁体層上に前記マイクロ・チップ支持部材と所定
    の間隔を置いて離隔される開口を有し、前記マイクロ・
    チップより所定の高さ程低い位置に形成されたゲート
    と、 前記背面基板と所定の間隔を置いて対向し、その対向面
    上に前記陰極と交叉する方向にストライプ状の陽極の形
    成された前面基板とを備えてなることを特徴とする電界
    効果電子放出素子。
  2. 【請求項２】 前記マイクロ・チップはダイヤモンド或
    いはダイヤモンド類似炭素からなることを特徴とする請
    求項１に記載の電界効果電子放出素子。
  3. 【請求項３】 前記マイクロ・チップ支持部材は１．５
    〜２μｍ厚さに形成されたことを特徴とする請求項１に
    記載の電界効果電子放出素子。
  4. 【請求項４】 前記マイクロ・チップ支持部材は非晶質
    シリコンからなることを特徴とする請求項１に記載の電
    界効果電子放出素子。
  5. 【請求項５】 前記マイクロ・チップは０．５〜１μｍ
    厚さに形成されたことを特徴とする請求項１または２に
    記載の電界効果電子放出素子。
  6. 【請求項６】 背面基板と、 前記背面基板上に所定の厚さのストライプ状に形成され
    た陰極と、 前記陰極上に所定の物質で所定の高さに形成されたマイ
    クロ・チップ支持部材と、 前記マイクロ・チップ支持部材上に所定の値以下の仕事
    関数を有する物質であってその端の尖った円錐形に形成
    されたマイクロ・チップと、 前記マイクロ・チップおよび前記マイクロ・チップ支持
    部材を取り囲むホールを有し、その高さが前記マイクロ
    ・チップ支持部材程高くなるように形成された絶縁体層
    と、 前記絶縁体層上に前記マイクロ・チップと所定の間隔を
    置いて離隔される開口を有し、前記マイクロ・チップ程
    高い位置に形成されたゲートと、 前記背面基板と所定の間隔を置いて対向し、その対向面
    上に前記陰極と交叉する方向のストライプ状の陽極の形
    成された前面基板とを備えてなることを特徴とする電界
    効果電子放出素子。
  7. 【請求項７】 前記マイクロ・チップはダイヤモンド或
    いはダイヤモンド類似炭素からなることを特徴とする請
    求項６に記載の電界効果電子放出素子。
  8. 【請求項８】 前記マイクロ・チップ支持部材は１．５
    〜２μｍ厚さに形成されたことを特徴とする請求項６に
    記載の電界効果電子放出素子。
  9. 【請求項９】 前記マイクロ・チップ支持部材は非晶質
    シリコンからなることを特徴とする請求項６に記載の電
    界効果電子放出素子。
  10. 【請求項１０】 前記マイクロ・チップは０．５〜１μ
    ｍ厚さに形成されたことを特徴とする請求項６または７
    に記載の電界効果電子放出素子。
  11. 【請求項１１】 基板上に陰極層を蒸着パターンして陰
    極パターンを形成する段階と、 前記陰極パターン上に非晶質シリコンを蒸着させて非晶
    質シリコン層を形成する段階と、 前記非晶質シリコン層上にダイヤモンドを蒸着させてダ
    イヤモンド薄膜を形成する段階と、 前記ダイヤモンド薄膜上にマスク層を形成した後、蝕刻
    してパターンするマスク形成段階と、 前記マスクを利用して前記ダイヤモンド薄膜を等方性蝕
    刻してダイヤモンドチップを形成する段階と、 前記非晶質シリコン層を蝕刻して前記ダイヤモンドチッ
    プ支持部材を形成する段階と、 前記ダイヤモンドチップ支持部材の周囲に絶縁物質を成
    長させ絶縁体層を形成する段階と、 前記絶縁体層上に金属を蒸着させてゲート層を形成する
    段階と、 前記マスクを蝕刻して前記ダイヤモンドマイクロ・チッ
    プに蒸着された前記絶縁物質およびゲート層を除去する
    マスク蝕刻段階とを含むことを特徴とする電界効果電子
    放出素子の製造方法。
  12. 【請求項１２】 前記ダイヤモンド薄膜の代わりにダイ
    ヤモンド類似炭素膜を形成することを特徴とする請求項
    １１に記載の電界効果電子放出素子の製造方法。
  13. 【請求項１３】 前記非晶質シリコン層の形成段階は電
    子ビーム蒸着法またはスパッタリング法を使用すること
    を特徴とする請求項１１に記載の電界効果電子放出素子
    の製造方法。
  14. 【請求項１４】 前記ダイヤモンド薄膜または前記ダイ
    ヤモンド類似炭素膜を形成する段階は強化プラズマ化学
    蒸着法を使用することを特徴とする請求項１１または１
    ２に記載の電界効果電子放出素子の製造方法。
  15. 【請求項１５】 前記マスク形成段階はリフト・オフ技
    法または化学蝕刻法からなることを特徴とする請求項１
    １に記載の電界効果電子放出素子の製造方法。
  16. 【請求項１６】 前記ダイヤモンドチップを形成する段
    階において等方性蝕刻はＳＦ6 ／Ｏ2 プラズマを使用す
    ることを特徴とする請求項１１に記載の電界効果電子放
    出素子の製造方法。
  17. 【請求項１７】 前記ダイヤモンドチップ支持部材を形
    成する段階は、ＳＦ6 ／Ｏ2 プラズマを使用する等方性
    蝕刻およびＣＦ4 ／Ｏ2 プラズマを使用する異方性蝕刻
    工程を含むことを特徴とする請求項１１に記載の電界効
    果電子放出素子の製造方法。
  18. 【請求項１８】 前記絶縁体層を形成する段階は、自己
    整列マスクを利用して電子ビーム蒸着することを特徴と
    する請求項１１に記載の電界効果電子放出素子の製造方
    法。
  19. 【請求項１９】 前記金属マスクは、金属化学蝕刻液に
    浸し超音波振動を加えて除去することを特徴とする請求
    項１１に記載の電界効果電子放出素子の製造方法。
  20. 【請求項２０】 前記マスク蝕刻段階後にバッファドオ
    キサイドエッチャントを使用して前記絶縁体層を所定量
    程蝕刻する段階をさらに含むことを特徴とする請求項１
    １に記載の電界効果電子放出素子の製造方法。
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