KR100279051B1 - 다이아몬드 전계방출 소자의 제조방법 - Google Patents

Abstract

다이아몬드 증착시 기판에 균일한 다이아몬드핵을 형성시키기 위한 전처리된 Si기판상에 행하고, 후처리 공정시 다이아몬드 분말을 선택적으로 잔류시키고 식각과정에서 소멸되지 않도록 하기 위하여, 전처리된 Si기판 표면상에 SiO₂등의 산화막을 증착하고 공정완료후 제거하는 방법을 사용하므로써, 표면처리 효과가 식각공정중 Si표면에 그대로 남아 있어, 다이아몬드의 균일한 선택 증착이 가능하게 한다. 이렇게 제조된 다이아몬드 전계방출 소자는, 팁형상의 전계방출부에서의 전계집속에 의한 전계방출을 용이하게 하고, 더욱이 팁 상단에 있는 다이아몬드가 전자의 방출효과를 배가시키므로, 전체적으로 균일한 전자방출을 기대할 수 있다.

Description

다이아몬드 전계방출 소자의 제조방법

본 발명은 다이아몬드를 이용한 전계방출(field emission) 소자(emitter) 제조방법에 관한 것이다.

본 발명에 의해 제조된 다이아몬드 전계방출용 소자는 전계방출평판표시소자(field emission display), 진공반도체 소자(vacuum microelectronics) 등 다양한 용도로 사용될 수 있다.

전계에 의한 고상 표면에서의 전자 방출효과는, 평판 소자 중의 하나인 전계방출 소자를 비롯하여 진공 마이크로일렉트로닉스 소자나 마이크로파 소자 등 전자 소자의 응용을 가능하도록 하는 물리적 특성이다. 이러한 응용에 있어 가장 기본이 되는 것은, 전계를 걸어 주었을 때 전자를 방출할 수 있는 성능이 우수한 전계 방출부의 확보이다. 전계 방출부로서 갖추어야 할 특성으로는, 낮은 인가전압 하에서 전자의 방출이 용이하고 안정되며, 전자 방출량이 크고 내구성이 좋아야 한다는 점등이 있다.

이러한 목적을 달성하기 위하여, 현재 연구되고 있는 전계 방출부 개발은 크게 두가지 방향으로 진행되고 있다. 하나는 기하학적으로 곡물이 큰 팁(tip)을 만들어 팁부에 전계를 집중시켜 전자방출을 유도하고자 하는 것이고, 다른 하나는 전자를 고체표면으로부터 이탈시키는데 필요한 에너지인 일함수의 값이 작은 물질을 방출부의 소재로 사용하려는 시도이다.

전자의 경우로는, Si과 Mo를 소재로 하고 건식 식각기술이나 특수한 증착방법을 사용하여 선단이 뾰족한 팁을 제작하므로써, 전자의 방출효과를 확인한 바 있으며 현재 전계 방출 소자에로의 적용이 연구되고 있다(H.F.Gray, proc. 29th Int. Field Emission Symp.. Devices, 38, 2355 (1991).

후자의 경우로는, 가능한 여러 소재에 대한 연구결과가 보고되고 있는데, 그중 다이아몬드가 가장 가능성 있는 소재로 인식되고 있다. 그 이유는 다이아몬드는 전자를 표면에서 방출하는데 에너지 장벽이 매우 적거나 없을 뿐 아니라, 다이아몬드의 우수한 기계적 특성, 열적 특성, 내방사 특성 등으로 인해 방출부로 사용할 때 수반되는 특성의 저하 등이 현저히 작다는 점을 들 수 있다. 다이아몬드의 음성 전자 친화도 특성(negative electron affinity)은, 다이아몬드를 팁 형태가 아닌 평판형태로 만들어도 전자의 방출을 기대할 수 있다는 공정상의 단순함뿐 아니라 내구성의 증대라는 커다란 장점을 제공한다.

다이아몬드가 음성의 전자 친화도 특성을 가지고 있어 평판형태로 제작하여도 전자의 방출을 기대할 수는 있으나, 이에 더하여 팁의 형상을 기하학적으로 만들어 주어 전계의 접속효과를 더한다면 한층 낮은 전압에서도 높은 전자의 방출을 기대할 수 있다. 이러한 목적하에서 다양한 시도들이 이루어지고 있는데, 그 한 예로서 기존 방출부로 개발된 Si이나 Mo팁 위에 다이아몬드를 얇은 막 형태로 코팅하는 방법[(N.S.Xu, Y.Tzeng and R.V.Latham, J. Phys. D26, 1776 (1993), V.V.Zhirnov. E.I.Givargizov and P.S.Plenkhanov, J.Vac, Sci. and Tech., B13(2), (1995)]이 있으나, 이 방법에서는 다이아몬드 증착전, 기판표면에 특수한 사전처리를 하지 않으면 증착되는 다이아몬드핵의 밀도가 매우 낮아 균일한 다이아몬드막의 증착이 어렵고[A.A.Mosish and P.E.Pehrsson, Appl. Phys. Lett.. 59, 417(1991)], Si팁이 취약하여 기존에 사용되던 사전처리방법으로는 처리중에 팁이 깨지는 등의 이유로 인하여, 팁 형상에 균일한 다이아몬드막을 코팅하기 어렵다. 풀라즈마 내에서 기판에 직류전압을 인가하여 핵밀도를 증진시키는 바이어스 핵형성향상법(bias enhanced nucleation. S.Yugo, T.Kimura and T.Muto, Vacuum, 41, 1364(1990)을 응용하여 핵밀도를 증진시키는 방법도 제시되었으나, 이 방법 역시 넓은면적에 걸쳐균일한 다이아몬드 핵형성이 용이하지 않다. 한편 지르노프(Zhirnov) 등의 방법 [V.V.Zhirnov, E.I.Givargizov and P.S.Plenkhanov. J.Vac, Sci. and Tech., B13(2), (1995)]은 다이아몬드를 팁의 선단에만 증착시키는 방법이지만, 핵형성을 위한 특별한 방법을 채용하지 않아 모든 팁 선단에 다이아몬드를 증착하기 어렵고, 사용하는 Si 팁이 기존의 Si 웨이퍼를 이용하는 공정이 아니므로 실제 기구화를 실현하기가 매우 어렵다.

Si이나 Mo를 이용하여 팁을 제작하는 경우와 유사하게, 다이아몬드 박막으로 직접 팁 형상을 만들어 사용하는 방법에 대한 연구도 수행되고 있는데[W.P.Kang, J.L.Davidson, Q.Li, J.F.Xu, D.L.Kinser and D.V.Kerns, 3rd Int, Conf, on Appl, of Diamond Films and Related Materials, NIST, Washington D.C., p37, 1995)]. 이는 팁형상의 음각을 가지도록 Si기판을 제작하고, 그 위에 다이아몬드를 증착한 후 Si을 제거하므로써, 양각 팁 형태를 가지는 다이아몬드 팁을 제작하는 방법이다. 이렇게 제작된 다이아몬드 팁은 평판의 다이아몬드막에 비해 전계 방출 특성이 우수하나 공정상에 많은 어려움이 있다. 우선 다이아몬드를 증착한 후 Si을 제거할 경우 다이아몬드가 기계적으로 지탱할 만큼 충분한 두께를 가져야 하므로 수백 ㎛이상의 두께를 유지하여야 한다. 이러한 경우, 다이아몬드를 평탄하게 증착하기가 여렵고, 전계방출부의 어레이(array)을 제작하는 경우, 배선 등의 제작이 근본적으로 곤란하다.

또한, 근본적인 문제로서, 다이아몬드 평판 형태를 전계방출용으로 사용할 경우에는, 전압의 인가시 양극과 음극 사이에 스파크가 발생하여 전계방출소자로서의 응용이 불가능하게 된다[O.Groning, O.M.Kuttel, E.Schaller, P.Groning and L.schlapbach, Appl. Phys, Lett.. 69, 476(1996), K.-R.Lee, K.Y.Eun, S.Lee and D.-R.Jeon, Thin Solid Films, 290/291, 171(1996)].

다이아몬드를 전계방출소자로 응용할 경우, 큰면적의 전계방출 어레이를 경제적으로 제작할 수 있어야 하고, 제작된 전계방출 어레이의 균일한 전계방출이 보장되어야 한다. 그런데 전술한 바와 같이 종래의 방법들은 다음과 같은 문제를 가지고 있다. 다이아몬드 음극과 양극사이의 스파크의 발생, 평탄한 이극(diode) 형태의 다이아몬드 전계방출 어레이를 사용하는 경우의 전계방출의 불균일성, 팁 형태의 다이아몬드를 증착할 경우의 불균일한 핵형성 및 증착, 그리고 제품화의 측면에서, 경제적인 넓은면적 공정이 불가능하다는 문제가 있다.

본 발명에서는 이러한 문제를 해결하기 위하여, 기존의 반도체 공정을 그대로 적용할 수 있으면서, 팁 형태에 의한 전계의 집속효과와 스파크 문제를 해결할 수 있는 공정을 개발하였다. 따라서 기존의 전계방출 소자 어레이에서 사용되고 있는 배선기술 및 패키징(packaging) 기술을 별도의 개발 없이 그대로 적용할 수 있는 장점도 가지고 있다.

제1도는 다이아몬드 전계방출 소자(field emitter)의 제조공정을 도시한다.

제2도는 제1도의 제조공정으로 제작된 다이아몬드 전계방출용 소자를 보여준다.

제3도는 제2도의 방출소자 어레이(emitter array)로 측정한 전류(I)-전압(V) 특성 곡선(전극간 간격: 100㎛, 진공도 3×10^-7Torr)이다.

* 도면의 주요부분에 대한 부호의 설명

1 : Si기판(웨이퍼) 2 : 표면 처리층

3 : SiO₂산화막 4 : 토포 레지스트

5 : 다이아몬드

본 발명에 의한 다이아몬드 전계 방출소자의 개념 및 제조공정은 제1도에 도시한 바와 같다. 제1단계는 다이아몬드 증착시 기판에 균일한 다이아몬드 핵을 형성시키기 위한 전처리 단계이다. Si 웨이퍼 표면을 다이아몬드 입자로 스크래칭(scratching)하거나, 다이아몬드 분말을 분산시킨 용매에 Si 웨이퍼를 넣어 초음파 처리를 한다. 제2단계로 팁 형상의 전계 방출소자 어레이를 제작하기 위하여 전처리된 Si 웨이퍼 표면에 SiO₂막을 증착하고 포토 레지스트(PR)막을 입힌다. SiO₂층을 사용한 이유는, 표면처리시 사용된 다이아몬드 분말이 표면에 잔류되어 다이아몬드를 증착할 때 핵으로 작용하므로, 공정전체가 진행되는 동안, Si 웨이퍼 표면에 만들어 준 다이아몬드 핵 형성을 위한 전처리 효과를 유지시키는 것이 매우 중요하기 때문이다. [B.S.Park, Baik and K.Y.Eun, Dia, Rel. Mat., in press(1997)]. 따라서 후 공정처리시 다이아몬드 분말을 선택적으로 잔류시키고 식각과정에서 소멸되지 않도록 하는 것이 중요하다. 따라서, 본 발명에서는 SiO₂등의 막을 전처리된 표면에 증착하고 공정완료 후에 제거하는 방법을 사용하므로써, 표면 처리 효과가 식각공정 중 Si 표면에 그대로 남아 있을 수 있고, 이 방법을 이용하여 다이아몬드의 선택증착이 가능하도록 하였다. 제3단계는 어레이 형태의 마스크로 패턴을 만들어 SiO₂를 선택적으로 식각한다. 제4단계는 노출된 Si을 식각하여 그림과 같이 SiO₂아래에서, 전처리된 Si 층이 일정한 폭(t)을 갖도록 한다. 이때 Si이 식각된 층에도 다이아몬드가 증착되는 경우가 있는데, 이를 방지하기 위하여 필요에 따라 산소 등의 플라즈마로 처리를 한다. 제5단계는 SiO₂를 제거하는 공정이다. 제6단계는 다이아몬드 증착공정인데 이때 다이아몬드는 전처리된 Si 표면에는 증착된다. 따라서 다이아몬드를 전자방출이 필요한 부위에만 선택적으로 증착시킬 수 있다. 제작된 전계방출부의 형상이 팁 형상을 가지므로 전계의 집속효과도 기대할 수 있다. 따라서 전자의 방출은 전계가 집속된 곳에서 우선적으로 일어나고, 이곳에 있는 다이아몬드가 전자의 방출효과를 배가시키므로 전체적으로 균일한 다량의 전자 방출을 기대할 수 있다. 또한 전처리된 Si부의 폭 t를 변화시켜 전계의 집속정도를 변화시켜 전계방출효과를 변화시킬 수 있고, 전계방출밀도의 변화도 가능하다. 극단적으로 t를 수 Å정도의 폭으로 만들 경우 기존의 Si 팁 선단에만 다이아몬드를 증착한 경우와 유사한 효과를 기대할 수 있어, 앞서 설명한 제안된 공정상의 문제[N.S.Xu, Y.Tzeng and R.V.Latham. J. Phys. D26, 1776(1993), V.V.Zhirnov. E.I.Givargizov and P.S.Plenkhanov, J.Vac, Sci. and Tech., B13(2), (1995)]를 모두 해결할 수 있다.

아래의 실시예를 통한 본 발명에 의한 다이아몬드 전계방출 소자의 제작방법을 상세하게 설명한다. 그러나, 실시예에 의하여 본 발명의 범위가 제한되지는 않는다.

[실시예 1]

(100)면방향의 N-타입 단결정 Si 기판을, 직경 0.5㎛이하의 다이아몬드 분말이 혼합된 아세톤 용액에 넣고 2분동안 초음파처리를 하였다. 표면처리된 Si 웨이퍼에 SiO₂산화막을 입히기 위하여, LPCVD 공정을 사용하였고, 공정조건은 350W의 라디오주파수 전력(RadioFrequency power), 기판온도 390℃, 증착압력 9 Torr이었으며, Si 원으로는 TEOS(tetraethylorthosilicate)를, 반응기체로는 He 220sccm, O₂220sccm을 사용하였다. 증착속도는 120Å/sec 이었고 증착된 산화막의 두께는 1000Å이었다.

증착된 SiO₂막위에 AZ 1512의 포토 레지스트막을 도포하고 마스크작업을 하여 원하는 패턴을 얻었다. 이때 패턴 형상은 직경 2㎛의 원형 도트(dot)가 가로 300개 세로 300개로 배열된 정사각형이었으며, 도트간 간격은 3㎛이었다.

포토 레지스트를 마스크로하여 SiO₂산화막을 건식 식각하였다. 식각조건은 압력 130mbar, 라디오주파수 전력(RF power) 600W이고, 반응기체의 유량은 CHF₄25sccm, CF₄54sccm, Ar 70sccm 이었다. 이 조건에서의 식각속도는 60Å/sec 이었다.

그 다음으로, 포토 레지스트를 제거하고 노출된 산화막을 마스크로하여 Si을 식각하였다. 식각조건은 라디오주파수 전력(RF power) 600W, 압력 130mbar이고, 사용기체 SF₆의 유량은 25sccm이었으며, 식각시간 540초이었다.

식각 후, 라디오주파수 전력(RF power) 400W, 압력 0.15Torr인 조건하에서 1시간동안 공기 플라즈마 처리하였다.

그 후, 마스크로 사용한 SiO₂를 7:1 BHF(HF:NH₄F=1:7)에 4분간 담구어 제거하였다.

제작된 패턴에 다이아몬드를 증착하였다. 증착은, microwave PACVD로서 560W의 마이크로웨이브 전력을, 합성압력 90Torr, 증착온도 960℃, 기체조성 3% CH₄-H₂조건하에서 수행하였다.

이렇게 제작된 다이아몬드 전계방출부의 형태는 제2도와 같고, 100㎛의 전극간격과 3×10^-7Torr 진공도에서의, 방출소자 어레이의 전계방출 특성은 제3도와 같다. 이러한 형태의 전계방출소자로 전극간의 스파크 발생을 완전히 방지할 수 있었고 제3도와 같은 우수한 전계방출 특성을 얻을 수 있었다.

전술한 것과 같은 방법으로 제작된 다이아몬드 전계방출부는, 제3도에 도시된 것과 같이, 낮은 인가 전압에서도 우수하고 균일한 전계방출효과를 나타내며, 전극간 스파크 발생 또한 완전하게 억제되었다. 또한 본 발명에 의한 방법은, 기존의 반도체공정, 즉, 전계방출부 어레이에 사용되는 종래의 배선기술과 패키징 기술을 별도의 변화없이 그대로 이용할 수 있어서, 편리하고 경제적으로 넓은 면적의 전계 방출소자 제조할 수 있다는 장점도 가지게 된다.

Claims (3)

1. Si 기판 표면을 다이아몬드로 처리하는 전처리 공정과, 상기 전처리된 Si기판 표면상에 SiO₂를 증착하고, 그 위에 포토레지스트를 도포하는 공정과, 소정 패턴의 마스크로 SiO₂를 선택적으로 식각하는 공정과, 상기 식각공정에 의하여 노출된 상기 Si 기판 표면부를 식각하여, 상기 공정에서 미식각된 SiO₂부분 아래에서의 상기 전처리된 Si층이 소정의 폭을 가지도록 하는 Si 식각공정과, 상기 식각된 Si층을 플라즈마 처리하는 공정과, 잔류하는 상기 SiO₂산화막을 제거하는 공정, 및 상기 전처리된 Si 표면에 다이아몬드를 증착하는 공정으로 이루어지는 다이아몬드 전계방출소자 제조방법.
2. 제1항에 있어서, 상기 전처리 공정이, Si 기판을 다이아몬드 입자로 스크래칭 처리하는 공정인 것을 특징으로 하는 다이아몬드 전계방출소자 제조방법.
3. 제1항에 있어서, 상기 전처리 공정이, 상기 Si 기판을 다이아몬드 분말이 혼합된 용액에서 초음파처리하는 공정인 것을 특징으로 하는 다이아몬드 전계방출소자 제조방법.

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