JPH08273386A - 読み出し専用メモリ装置及びデータ取り出し方法 - Google Patents
読み出し専用メモリ装置及びデータ取り出し方法Info
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- JPH08273386A JPH08273386A JP6233096A JP6233096A JPH08273386A JP H08273386 A JPH08273386 A JP H08273386A JP 6233096 A JP6233096 A JP 6233096A JP 6233096 A JP6233096 A JP 6233096A JP H08273386 A JPH08273386 A JP H08273386A
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- bit line
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- G11B5/02—Recording, reproducing, or erasing methods; Read, write or erase circuits therefor
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G11C2211/561—Multilevel memory cell aspects
- G11C2211/5617—Multilevel ROM cell programmed by source, drain or gate contacting
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
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- G—PHYSICS
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
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- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】 従来より高密度の読み出し専用メモリ装置及
びデータ取り出し方法を提供する。 【解決手段】 個々のメモリサイトの各々に少なくとも
１個の切り換え可能なメモリ素子を有するような個々の
メモリサイト１０１〜１０４からなるメモリサイトアレ
イと、ビットラインの各々がこのメモリサイトアレイの
或る特定の列内の切り換え可能なメモリ素子の各々に接
続可能であるような複数のビットライン１１７〜１１９
と、これら複数のビットラインに接続され、メモリサイ
トアレイの或る特定の列内の或る特定の切り換え可能な
メモリ素子がこれら複数のビットラインのうちの１個以
上のビットラインに接続されていることを表示する出力
を与えるように構成された復号化回路１００とからなる
読み出し専用メモリ装置。
びデータ取り出し方法を提供する。 【解決手段】 個々のメモリサイトの各々に少なくとも
１個の切り換え可能なメモリ素子を有するような個々の
メモリサイト１０１〜１０４からなるメモリサイトアレ
イと、ビットラインの各々がこのメモリサイトアレイの
或る特定の列内の切り換え可能なメモリ素子の各々に接
続可能であるような複数のビットライン１１７〜１１９
と、これら複数のビットラインに接続され、メモリサイ
トアレイの或る特定の列内の或る特定の切り換え可能な
メモリ素子がこれら複数のビットラインのうちの１個以
上のビットラインに接続されていることを表示する出力
を与えるように構成された復号化回路１００とからなる
読み出し専用メモリ装置。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル化され
た情報（ディジタル情報）の検索による取り出しに関
し、詳しくは読みだし専用メモリ（ＲＯＭ）装置内に格
納されたディジタル情報の検索による取り出しに関す
る。
た情報（ディジタル情報）の検索による取り出しに関
し、詳しくは読みだし専用メモリ（ＲＯＭ）装置内に格
納されたディジタル情報の検索による取り出しに関す
る。
【０００２】
【従来の技術】相応な品質のディジタル音響（オーディ
オ）又は映像（ビデオ）情報を格納するには大量のメモ
リを必要とする。例えば、６４ｋｂｐｓのレートでサン
プリングされた１５分の音響情報を格納するのに概略６
４００万箇所のメモリサイト（メモリ箇所）を要する。
より高い、そして／又はより長い持続時間の音響に対し
ては、当然、より多くのメモリ量を要し、同じことは映
像についてももちろんいえる。
オ）又は映像（ビデオ）情報を格納するには大量のメモ
リを必要とする。例えば、６４ｋｂｐｓのレートでサン
プリングされた１５分の音響情報を格納するのに概略６
４００万箇所のメモリサイト（メモリ箇所）を要する。
より高い、そして／又はより長い持続時間の音響に対し
ては、当然、より多くのメモリ量を要し、同じことは映
像についてももちろんいえる。
【０００３】しかし、半導体メモリ装置、特にＲＯＭの
記憶容量及び密度は、近年劇的に増加して来ている。そ
の結果、相当な量のディジタル音響及び映像情報をこの
ようなメモリ装置に格納することが実現可能になって来
た。
記憶容量及び密度は、近年劇的に増加して来ている。そ
の結果、相当な量のディジタル音響及び映像情報をこの
ようなメモリ装置に格納することが実現可能になって来
た。
【０００４】
【発明が解決しようとする課題】現在のＲＯＭアーキテ
クチャが大量のディジタル音響及び映像情報を単一の集
積デバイス又はチップ上へ格納する機能をサポートする
ようになるが、その一方、格納場所となるチップの物理
的サイズを最小化する必要性がますます増大している。
クチャが大量のディジタル音響及び映像情報を単一の集
積デバイス又はチップ上へ格納する機能をサポートする
ようになるが、その一方、格納場所となるチップの物理
的サイズを最小化する必要性がますます増大している。
【０００５】この、メモリの物理的サイズ最小化の必要
性は、ポータブルの個人用音響／映像プレイヤーの領域
において最も決定的である。すなわち、非常に小さいポ
ータブルの音響及び／又は映像エンタテインメント装置
を消費者が好むことは、超小形のステレオカセットプレ
イヤー及びテレビ受像機の人気から明白である。
性は、ポータブルの個人用音響／映像プレイヤーの領域
において最も決定的である。すなわち、非常に小さいポ
ータブルの音響及び／又は映像エンタテインメント装置
を消費者が好むことは、超小形のステレオカセットプレ
イヤー及びテレビ受像機の人気から明白である。
【０００６】このことから、もしポータブルプレイヤー
において用いるために音響及び／又は映像情報を個体メ
モリ装置に格納しようとする場合、現在利用可能なＲＯ
Ｍ装置の格納密度よりも高い格納密度を有する格納シス
テムを利用できると有利である。
において用いるために音響及び／又は映像情報を個体メ
モリ装置に格納しようとする場合、現在利用可能なＲＯ
Ｍ装置の格納密度よりも高い格納密度を有する格納シス
テムを利用できると有利である。
【０００７】
【課題を解決するための手段】上記の問題は、本明細書
に記載の特許請求の範囲によって定義される本発明の原
理に基づくディジタル情報格納システム及びその方法に
よって解決される。すなわち、多数のビットからなる情
報によって通常表されるようなデータをＲＯＭ内の単一
のメモリサイトに有効に格納するシステム及び方法であ
る。これは、多数のビットラインで構成したメモリアー
キテクチャをデータ復号器と関連させて用いることによ
って達成される。
に記載の特許請求の範囲によって定義される本発明の原
理に基づくディジタル情報格納システム及びその方法に
よって解決される。すなわち、多数のビットからなる情
報によって通常表されるようなデータをＲＯＭ内の単一
のメモリサイトに有効に格納するシステム及び方法であ
る。これは、多数のビットラインで構成したメモリアー
キテクチャをデータ復号器と関連させて用いることによ
って達成される。
【０００８】この構成によって、従来のＲＯＭにおいて
は、格納に、
は、格納に、
【数１】 で表される個数までの個別メモリサイトを要していた情
報を単一のメモリサイトに格納することが可能になる。
（ここにｎは、本発明において個別のメモリ素子に接続
されるビットラインの数とは独立した無関係の数であ
る。）
報を単一のメモリサイトに格納することが可能になる。
（ここにｎは、本発明において個別のメモリ素子に接続
されるビットラインの数とは独立した無関係の数であ
る。）
【０００９】本発明は、音響及び／又は映像情報を実時
間ベースでユーザに提供するように構成されたシステム
のような、比較的低速のデータ検索取り出しシステムと
考えられるシステムに特によく適している。
間ベースでユーザに提供するように構成されたシステム
のような、比較的低速のデータ検索取り出しシステムと
考えられるシステムに特によく適している。
【００１０】
【発明の実施の形態】図１は、高密度ＲＯＭの一部分内
の８個のメモリサイト（メモリ箇所）１０１〜１０８及
び連関する復号化回路１００を示す概略回路図である。
各メモリサイトは、電界効果トランジスタ（ＦＥＴ）１
０９〜１１６のうちの対応するＦＥＴをそれぞれ有す
る。又、論理値１及び０が、一般にＲＯＭ内において、
与えられたメモリサイトにおけるＦＥＴへの接続の有無
によって表されることは、当業者には周知である。（す
なわち、メモリサイト毎に１ビットが格納される。）
の８個のメモリサイト（メモリ箇所）１０１〜１０８及
び連関する復号化回路１００を示す概略回路図である。
各メモリサイトは、電界効果トランジスタ（ＦＥＴ）１
０９〜１１６のうちの対応するＦＥＴをそれぞれ有す
る。又、論理値１及び０が、一般にＲＯＭ内において、
与えられたメモリサイトにおけるＦＥＴへの接続の有無
によって表されることは、当業者には周知である。（す
なわち、メモリサイト毎に１ビットが格納される。）
【００１１】ＲＯＭ内の各メモリサイトは一般に、単一
のビットライン及び単一のワードラインを介してアドレ
スされる。図１において、符号１１７〜１２２のライン
がビットライン、又符号１２３〜１２６がワードライン
である。図１に更に示すように、ＲＯＭ内の各メモリサ
イトは、３個の別個のビットラインを介してアドレスす
ることができる。例えば、メモリサイト１０１〜１０４
はいずれも、ビットライン１１７、１１８、又は１１９
を介してアドレスできる。
のビットライン及び単一のワードラインを介してアドレ
スされる。図１において、符号１１７〜１２２のライン
がビットライン、又符号１２３〜１２６がワードライン
である。図１に更に示すように、ＲＯＭ内の各メモリサ
イトは、３個の別個のビットラインを介してアドレスす
ることができる。例えば、メモリサイト１０１〜１０４
はいずれも、ビットライン１１７、１１８、又は１１９
を介してアドレスできる。
【００１２】この、３個のビットラインを用いたアドレ
ッシングによって、２ビットの情報を（したがって２個
の別個のメモリサイトも）要していたデータを各単一メ
モリサイトに有効に格納することが可能となる。
ッシングによって、２ビットの情報を（したがって２個
の別個のメモリサイトも）要していたデータを各単一メ
モリサイトに有効に格納することが可能となる。
【００１３】どのメモリサイトも、ビットシリーズ（シ
ーケンス）００、０１、１０、又は１１に対応する４つ
の状態のうちのどの状態を表すようにもできる。 ビッ
トシリーズ１１は、ビットライン１１９（最上桁ビット
ライン）とアース（接地）との間の切り換え可能な通信
路（パス）を与えるＦＥＴによって表される。
ーケンス）００、０１、１０、又は１１に対応する４つ
の状態のうちのどの状態を表すようにもできる。 ビッ
トシリーズ１１は、ビットライン１１９（最上桁ビット
ライン）とアース（接地）との間の切り換え可能な通信
路（パス）を与えるＦＥＴによって表される。
【００１４】又、ビットライン１１８（中間桁ビットラ
イン）とアースとの間を切り換え可能に接続するＦＥＴ
がビットシーケンス１０を表し、ビットシーケンス０１
が、ビットライン１１７（最下桁ビットライン）とアー
スとの間を接続するＦＥＴによって表され、特定のメモ
リサイトにＦＥＴとどのビットラインとの間にも接続が
ないときに、ビットシーケンス００が表される。
イン）とアースとの間を切り換え可能に接続するＦＥＴ
がビットシーケンス１０を表し、ビットシーケンス０１
が、ビットライン１１７（最下桁ビットライン）とアー
スとの間を接続するＦＥＴによって表され、特定のメモ
リサイトにＦＥＴとどのビットラインとの間にも接続が
ないときに、ビットシーケンス００が表される。
【００１５】図１の回路の或る特定のメモリサイトに格
納されている２ビットの情報を読み出すためには、その
特定のメモリサイトに連関する３個のビットラインと１
個のワードラインとにアクセスする必要がある。例え
ば、メモリサイト１０４に格納されているデータの値を
読み出すためには、連関するＦＥＴ１０９〜１１１及び
１１３〜１１５内のチャネルの非導通状態への維持を確
実にするように、ワードライン１２３、１２４、及び１
２５がアースされる。
納されている２ビットの情報を読み出すためには、その
特定のメモリサイトに連関する３個のビットラインと１
個のワードラインとにアクセスする必要がある。例え
ば、メモリサイト１０４に格納されているデータの値を
読み出すためには、連関するＦＥＴ１０９〜１１１及び
１１３〜１１５内のチャネルの非導通状態への維持を確
実にするように、ワードライン１２３、１２４、及び１
２５がアースされる。
【００１６】同時に、ワードライン１２６に電圧Ｖddが
供給される。この電圧供給により、ＦＥＴ１１２及び１
１６内のチャネルが導通状態に置かれ、これにより、メ
モリサイト１０８及び１０４を含むメモリサイトの縦列
が選択される。
供給される。この電圧供給により、ＦＥＴ１１２及び１
１６内のチャネルが導通状態に置かれ、これにより、メ
モリサイト１０８及び１０４を含むメモリサイトの縦列
が選択される。
【００１７】それから、復号化回路１００とビットライ
ン１１７、１１８、及び１１９との間の接続がもたらさ
れる。これを達成するために、ビットライン制御導線１
２７に電圧Ｖddが供給される一方、ビットライン制御導
線１２８がアースされる。これにより、ＦＥＴ１２９、
１３０、及び１３１内のチャネルが導通状態に置かれ、
その結果、メモリサイト１０１〜１０４の横列が読みだ
し用に選択される。
ン１１７、１１８、及び１１９との間の接続がもたらさ
れる。これを達成するために、ビットライン制御導線１
２７に電圧Ｖddが供給される一方、ビットライン制御導
線１２８がアースされる。これにより、ＦＥＴ１２９、
１３０、及び１３１内のチャネルが導通状態に置かれ、
その結果、メモリサイト１０１〜１０４の横列が読みだ
し用に選択される。
【００１８】（すなわち、ビットライン１１７とライン
１３４との間、ビットライン１１８とライン１３３との
間、及びビットライン１１９とライン１３２との間の導
通パスが設立される。）
１３４との間、ビットライン１１８とライン１３３との
間、及びビットライン１１９とライン１３２との間の導
通パスが設立される。）
【００１９】導線１２８をアースすることによって、Ｆ
ＥＴ１３５、１３６、及び１３７内のチャネルが非導通
状態に維持される。
ＥＴ１３５、１３６、及び１３７内のチャネルが非導通
状態に維持される。
【００２０】ビットラインとワードラインとを上記の状
態として、読み出し用にメモリサイト１０４が選択さ
れ、復号化回路１００内の組み合せ論理デバイス１３８
〜１４１から次の出力が産出される。すなわち、ライン
１３２がＦＥＴ１１２及び１３１を介してアースされ、
したがって論理値０の信号レベルに保持される結果とし
て、論理デバイス１３８（インバータ）の出力部に高出
力（論理値１）が産出される。
態として、読み出し用にメモリサイト１０４が選択さ
れ、復号化回路１００内の組み合せ論理デバイス１３８
〜１４１から次の出力が産出される。すなわち、ライン
１３２がＦＥＴ１１２及び１３１を介してアースされ、
したがって論理値０の信号レベルに保持される結果とし
て、論理デバイス１３８（インバータ）の出力部に高出
力（論理値１）が産出される。
【００２１】又、ライン１３３及び１３４がアースに接
続されず、したがって各々が論理値１の信号レベルを維
持する結果として、論理デバイス１３９及び１４０（イ
ンバータ）の出力部に低出力（論理値０）が産出され、
ライン１３２が論理値０の信号レベル保持される結果と
して論理デバイス１４１（論理積（ＡＮＤ）ゲ−ト）の
出力部に低出力（論理値０）が産出される。
続されず、したがって各々が論理値１の信号レベルを維
持する結果として、論理デバイス１３９及び１４０（イ
ンバータ）の出力部に低出力（論理値０）が産出され、
ライン１３２が論理値０の信号レベル保持される結果と
して論理デバイス１４１（論理積（ＡＮＤ）ゲ−ト）の
出力部に低出力（論理値０）が産出される。
【００２２】読み出し中の特定のメモリサイトにおける
ＦＥＴによって最上桁ビットライン（１１９、１２２）
とアースとの間が接続された場合（例えばメモリサイト
１０４及び１０７におけるＦＥＴ）、インバータ１３８
の出力には論理値１が産出される一方、他の論理デバイ
スの出力は全てその出力が論理値０となる。
ＦＥＴによって最上桁ビットライン（１１９、１２２）
とアースとの間が接続された場合（例えばメモリサイト
１０４及び１０７におけるＦＥＴ）、インバータ１３８
の出力には論理値１が産出される一方、他の論理デバイ
スの出力は全てその出力が論理値０となる。
【００２３】このメモリサイトにおけるＦＥＴが中間桁
ビットライン（１１８、１２１）とアースとの間を接続
する場合（例えばメモリサイト１０３、１０５、及び１
０８におけるＦＥＴ）には、インバータ１３９の出力が
論理値１となる一方、他の論理デバイスの出力は全てそ
の出力が論理値０となる。
ビットライン（１１８、１２１）とアースとの間を接続
する場合（例えばメモリサイト１０３、１０５、及び１
０８におけるＦＥＴ）には、インバータ１３９の出力が
論理値１となる一方、他の論理デバイスの出力は全てそ
の出力が論理値０となる。
【００２４】メモリサイトにおけるＦＥＴが最下桁ビッ
トライン（１１７、１２０）とアースとの間を接続する
（例えばメモリサイト１０２及び１０６におけるＦＥ
Ｔ）ようなメモリサイトから読み出しを行う場合には、
インバータ１４０の出力が論理値１となる一方、他の論
理デバイスの出力は全てその出力が論理値０となる。
トライン（１１７、１２０）とアースとの間を接続する
（例えばメモリサイト１０２及び１０６におけるＦＥ
Ｔ）ようなメモリサイトから読み出しを行う場合には、
インバータ１４０の出力が論理値１となる一方、他の論
理デバイスの出力は全てその出力が論理値０となる。
【００２５】そして、もし読み出し中のメモリサイトに
おけるＦＥＴがアースとビットラインのどれとの間の接
続もしない場合（例えばメモリサイト１０１におけるＦ
ＥＴ）、ＡＮＤゲ−ト１４１の出力が論理値１となる一
方、３個のインバータはいずれも出力が論理値０とな
る。
おけるＦＥＴがアースとビットラインのどれとの間の接
続もしない場合（例えばメモリサイト１０１におけるＦ
ＥＴ）、ＡＮＤゲ−ト１４１の出力が論理値１となる一
方、３個のインバータはいずれも出力が論理値０とな
る。
【００２６】図２及び図３は、本発明に基づく別の特定
の方法の実施を可能にする復号化回路及び高密度ＲＯＭ
の一部分を示す概略回路図である。図２において、各メ
モリサイト２０１〜２１４は、電界効果トランジスタ
（ＦＥＴ）２１５〜２２８のうちの対応するＦＥＴをそ
れぞれ有する。符号２２９〜２３６のラインがビットラ
イン、又符号２３７〜２４３がワードラインである。
の方法の実施を可能にする復号化回路及び高密度ＲＯＭ
の一部分を示す概略回路図である。図２において、各メ
モリサイト２０１〜２１４は、電界効果トランジスタ
（ＦＥＴ）２１５〜２２８のうちの対応するＦＥＴをそ
れぞれ有する。符号２２９〜２３６のラインがビットラ
イン、又符号２３７〜２４３がワードラインである。
【００２７】図２に示すように、ＲＯＭ内の各メモリサ
イトは、４個の別個のビットラインを介してアドレスす
ることができる。すなわち、ビットライン２２９〜２３
２がメモリサイト２０１〜２０７にアドレスし、ビット
ライン２３３〜２３６がメモリサイト２０８〜２１４に
アドレスする。
イトは、４個の別個のビットラインを介してアドレスす
ることができる。すなわち、ビットライン２２９〜２３
２がメモリサイト２０１〜２０７にアドレスし、ビット
ライン２３３〜２３６がメモリサイト２０８〜２１４に
アドレスする。
【００２８】この、４個のビットラインを用いたアドレ
ッシングによって、７個の別個の情報状態を各メモリサ
イトに格納することが可能となる。例えば、メモリサイ
ト２０１〜２０７における格納状態については、次のよ
うになる。
ッシングによって、７個の別個の情報状態を各メモリサ
イトに格納することが可能となる。例えば、メモリサイ
ト２０１〜２０７における格納状態については、次のよ
うになる。
【００２９】最上桁ビットライン（２３２、２３６）と
第２最上桁ビットライン（２３１、２３５）との間のＦ
ＥＴ接続がビットシリーズ１１０を表し、最上桁ビット
ライン（２３２、２３６）と第２最下桁ビットライン
（２３０、２３４）との間の接続ＦＥＴがビットシリー
ズ１０１を表し、第２最上桁ビットライン（２３１、２
３５）と第２最下桁ビットライン（２３０、２３４）と
の間の接続がビットシリーズ１００を表す。
第２最上桁ビットライン（２３１、２３５）との間のＦ
ＥＴ接続がビットシリーズ１１０を表し、最上桁ビット
ライン（２３２、２３６）と第２最下桁ビットライン
（２３０、２３４）との間の接続ＦＥＴがビットシリー
ズ１０１を表し、第２最上桁ビットライン（２３１、２
３５）と第２最下桁ビットライン（２３０、２３４）と
の間の接続がビットシリーズ１００を表す。
【００３０】最上桁ビットライン（２３２、２３６）と
最下桁ビットライン（２２９、２３３）との間の接続が
ビットシリーズ０１１を表し、第２最上桁ビットライン
（２３１、２３５）と最下桁ビットライン（２２９、２
３３）との間の接続がビットシリーズ０１０を表す。
最下桁ビットライン（２２９、２３３）との間の接続が
ビットシリーズ０１１を表し、第２最上桁ビットライン
（２３１、２３５）と最下桁ビットライン（２２９、２
３３）との間の接続がビットシリーズ０１０を表す。
【００３１】第２最下桁ビットライン（２３０、２３
４）と最上桁ビットライン（２２９、２３３）との間の
接続がビットシリーズ００１を表し、或る特定のメモリ
サイトにおけるビットライン間の接続がないことがビッ
トシリーズ０００を表す。
４）と最上桁ビットライン（２２９、２３３）との間の
接続がビットシリーズ００１を表し、或る特定のメモリ
サイトにおけるビットライン間の接続がないことがビッ
トシリーズ０００を表す。
【００３２】従来の単一ビットラインＲＯＭにおいて
は、このような７個の状態の情報の格納に３個の別個の
メモリサイトを要していた。
は、このような７個の状態の情報の格納に３個の別個の
メモリサイトを要していた。
【００３３】図２及び図３の回路の或る特定のメモリサ
イトに格納することができる７個の異なる情報状態を読
み出すためには、その特定のメモリサイトに連関する４
個のビットラインと１個のワードラインとにアクセスす
る必要がある。メモリサイト２０７に格納されているデ
ータの値を読み出すためには、連関するＦＥＴ２１５〜
２２０及び２２２〜２２７内のチャネルの非導通状態へ
の維持を確実にするように、ワードライン２３７〜２４
２がアースされる。
イトに格納することができる７個の異なる情報状態を読
み出すためには、その特定のメモリサイトに連関する４
個のビットラインと１個のワードラインとにアクセスす
る必要がある。メモリサイト２０７に格納されているデ
ータの値を読み出すためには、連関するＦＥＴ２１５〜
２２０及び２２２〜２２７内のチャネルの非導通状態へ
の維持を確実にするように、ワードライン２３７〜２４
２がアースされる。
【００３４】同時に、ワードライン２４３に電圧Ｖddが
供給される。この電圧供給により、ＦＥＴ２２１及び２
２８内のチャネルが導通状態に置かれる。れる。
供給される。この電圧供給により、ＦＥＴ２２１及び２
２８内のチャネルが導通状態に置かれる。れる。
【００３５】それから、ビットライン制御導線２４４に
電圧Ｖddを供給することにより、又一方、ビットライン
制御導線２４５をアースすることにより、復号化回路２
００とビットライン２２９〜２３２との間の接続がもた
らされる。これにより、ＦＥＴ２４６〜２４９内のチャ
ネルが導通状態に置かれ、ＦＥＴ２５０〜２５３ないの
チャネルが非導通状態に置かれる。
電圧Ｖddを供給することにより、又一方、ビットライン
制御導線２４５をアースすることにより、復号化回路２
００とビットライン２２９〜２３２との間の接続がもた
らされる。これにより、ＦＥＴ２４６〜２４９内のチャ
ネルが導通状態に置かれ、ＦＥＴ２５０〜２５３ないの
チャネルが非導通状態に置かれる。
【００３６】それから、ＦＥＴ２５４〜２５６（図３）
が順次（シーケンスとして）、図４に示すような非重合
クロック信号ＣＬＫ１、ＣＬＫ２、及びＣＬＫ３でクロ
ックされる。これら３個の信号の完全な１シーケンスに
続いて、図３の論理デバイス（フリップフロップ）２５
７〜２６２が、読み出し中のこの特定のメモリサイトの
ＦＥＴについてのＦＥＴビットライン接続を表す出力を
産出する。
が順次（シーケンスとして）、図４に示すような非重合
クロック信号ＣＬＫ１、ＣＬＫ２、及びＣＬＫ３でクロ
ックされる。これら３個の信号の完全な１シーケンスに
続いて、図３の論理デバイス（フリップフロップ）２５
７〜２６２が、読み出し中のこの特定のメモリサイトの
ＦＥＴについてのＦＥＴビットライン接続を表す出力を
産出する。
【００３７】フリップフロップ２５７〜２６２のＱ出力
部及び論理積（ＡＮＤ）ゲ−ト２６３の出力部における
論理値１の信号は、次表に示すようなビットシリーズに
対応する。
部及び論理積（ＡＮＤ）ゲ−ト２６３の出力部における
論理値１の信号は、次表に示すようなビットシリーズに
対応する。
【表１】
【００３８】ビットラインとワードラインとを上記の状
態として、読み出し用にメモリサイト２０７が選択さ
れ、シーケンス中の第３のクロック信号が供給された後
に、論理デバイス２５７〜２６３から次の出力が産出さ
れる。すなわち、フリップフロップ２６２のＱ出力部に
おいて高出力（論理値１）が、又フリップフロップ２５
７〜２６１のＱ出力部及びＡＮＤゲ−ト２６３の出力部
において低出力（論理値０）が、産出される。
態として、読み出し用にメモリサイト２０７が選択さ
れ、シーケンス中の第３のクロック信号が供給された後
に、論理デバイス２５７〜２６３から次の出力が産出さ
れる。すなわち、フリップフロップ２６２のＱ出力部に
おいて高出力（論理値１）が、又フリップフロップ２５
７〜２６１のＱ出力部及びＡＮＤゲ−ト２６３の出力部
において低出力（論理値０）が、産出される。
【００３９】図４は、メモリサイト２０７の読み出し中
に３個のクロックがシーケンスとして順次供給される際
に、図２及び図３の論理デバイスが産出する出力信号を
表す。論理デバイスの出力は、シーケンス中の第３のク
ロック信号の供給に続いて有効情報を与えるものと考え
られる（時刻ｔν以降有効）。
に３個のクロックがシーケンスとして順次供給される際
に、図２及び図３の論理デバイスが産出する出力信号を
表す。論理デバイスの出力は、シーケンス中の第３のク
ロック信号の供給に続いて有効情報を与えるものと考え
られる（時刻ｔν以降有効）。
【００４０】なお、図１、図２、及び図３のＲＯＭ／復
号化回路の構成が、上記と同様の仕方でアクセスされ読
み出される更に多くのメモリサイト縦横配列を有するよ
り大きなデバイスの一部分に過ぎないこと、更に、上に
述べた特定の方法が、本発明の原理を例示したものに過
ぎず、又、この技術分野の当業者であれば、これらに対
して本発明の精神及び技術的範囲内で種々の変形例が可
能であること、は容易に理解されよう。
号化回路の構成が、上記と同様の仕方でアクセスされ読
み出される更に多くのメモリサイト縦横配列を有するよ
り大きなデバイスの一部分に過ぎないこと、更に、上に
述べた特定の方法が、本発明の原理を例示したものに過
ぎず、又、この技術分野の当業者であれば、これらに対
して本発明の精神及び技術的範囲内で種々の変形例が可
能であること、は容易に理解されよう。
【００４１】このような変化例の１つとして、各メモリ
サイトに対して４個よりも多い数のビットラインによる
アクセスが可能なようなＲＯＭ／復号化回路の構成につ
いて本発明を適用する場合が挙げられる。概して、本発
明の多数のビットラインを有するメモリシステムでは、
単一のメモリサイトにおいて（（ｎ（ｎ−１）／２）＋
１）個の状態を表すことができる。ここにｎは、単一の
メモリサイトへの接続用に設けられたビットラインの数
である。
サイトに対して４個よりも多い数のビットラインによる
アクセスが可能なようなＲＯＭ／復号化回路の構成につ
いて本発明を適用する場合が挙げられる。概して、本発
明の多数のビットラインを有するメモリシステムでは、
単一のメモリサイトにおいて（（ｎ（ｎ−１）／２）＋
１）個の状態を表すことができる。ここにｎは、単一の
メモリサイトへの接続用に設けられたビットラインの数
である。
【００４２】例えば、もし図２及び図３の回路の基本的
アーキテクチャがメモリサイト当り１０個のビットライ
ンからなる構成に適用された場合、各メモリサイトは、
４６個の別個の状態のうちの１つを表すことが可能とな
る。これは、データを表すのに通常にはＭ個のメモリサ
イトを要するようなデータと同様である。ここにＭは次
式で表される。
アーキテクチャがメモリサイト当り１０個のビットライ
ンからなる構成に適用された場合、各メモリサイトは、
４６個の別個の状態のうちの１つを表すことが可能とな
る。これは、データを表すのに通常にはＭ個のメモリサ
イトを要するようなデータと同様である。ここにＭは次
式で表される。
【数２】 ｎ＝１０の場合には、個別のメモリサイトの数は６とな
る。
る。
【００４３】なお又、論理回路構成（組み合せ論理素
子、順序論理素子、又は複合論理素子からなる）は、そ
の論理回路の数が何個であっても、本発明において開示
され特許請求された多数のビットラインからなるＲＯＭ
アレイに復号化回路として用いることが可能である。こ
のような、多数の入力から選択された１個の出力を得る
復号化に適した論理回路構成の設計は、技術的に周知で
ある。
子、順序論理素子、又は複合論理素子からなる）は、そ
の論理回路の数が何個であっても、本発明において開示
され特許請求された多数のビットラインからなるＲＯＭ
アレイに復号化回路として用いることが可能である。こ
のような、多数の入力から選択された１個の出力を得る
復号化に適した論理回路構成の設計は、技術的に周知で
ある。
【００４４】尚、特許請求の範囲に記載した参照番号は
発明の容易な理解のためで、その技術的範囲を制限する
よう解釈されるべきではない。
発明の容易な理解のためで、その技術的範囲を制限する
よう解釈されるべきではない。
【００４５】
【発明の効果】以上述べたごとく、本発明によれば、多
数のビットラインで構成したメモリアーキテクチャをデ
ータ復号器と関連させて用いるようにしたので、多数の
ビットからなる情報によって通常表されるようなデータ
をＲＯＭ内の単一のメモリサイトに有効に格納するシス
テム及び方法が得られる。このようなデータの格納に際
し、従来の技術では多数のメモリサイトを要していた。
数のビットラインで構成したメモリアーキテクチャをデ
ータ復号器と関連させて用いるようにしたので、多数の
ビットからなる情報によって通常表されるようなデータ
をＲＯＭ内の単一のメモリサイトに有効に格納するシス
テム及び方法が得られる。このようなデータの格納に際
し、従来の技術では多数のメモリサイトを要していた。
【００４６】すなわち、従来の技術で利用可能なＲＯＭ
装置におけるデータ格納密度よりも高い格納密度を有す
る格納システムを利用することが本発明により可能とな
り、現在ますます増大している、ポータブルの個人用音
響／映像プレイヤー等の領域におけるメモリチップの物
理的サイズの最小化要求を満たすことができる。
装置におけるデータ格納密度よりも高い格納密度を有す
る格納システムを利用することが本発明により可能とな
り、現在ますます増大している、ポータブルの個人用音
響／映像プレイヤー等の領域におけるメモリチップの物
理的サイズの最小化要求を満たすことができる。
【図１】本発明に基づく或る特定の方法の実施を可能に
する復号化回路及び高密度ＲＯＭの一部分を示す概略回
路図である。
する復号化回路及び高密度ＲＯＭの一部分を示す概略回
路図である。
【図２】本発明に基づく別の特定の方法の実施を可能に
する復号化回路及び高密度ＲＯＭの一部分を示す概略回
路図である。
する復号化回路及び高密度ＲＯＭの一部分を示す概略回
路図である。
【図３】本発明に基づく別の特定の方法の実施を可能に
する復号化回路及び高密度ＲＯＭの一部分を示す概略回
路図である。
する復号化回路及び高密度ＲＯＭの一部分を示す概略回
路図である。
【図４】図３及び図４の回路に供給され又これらの回路
から産出される種々の波形を例示する説明図である。
から産出される種々の波形を例示する説明図である。
１００、２００ 復号化回路 １０１〜１０８、２０１〜２１４ メモリサイト（メモ
リ箇所） １０９〜１１６、１２９〜１３１、１３５〜１３７、２
１５〜２２８、２４６〜２５３、２５４〜２５６ 電界
効果トランジスタ（ＦＥＴ） １１７〜１２２、２２９〜２３６ ビットライン １２３〜１２６、２３７〜２４３ ワードライン １２７、１２８、２４４、２４５ ビットライン制御導
線 １３２〜１３４ ライン １３８〜１４０ 組み合せ論理デバイス（インバータ） １４１、２６３ 論理デバイス（論理積（ＡＮＤ）ゲ−
ト） ２５７〜２６２ 論理デバイス（フリップフロップ）
リ箇所） １０９〜１１６、１２９〜１３１、１３５〜１３７、２
１５〜２２８、２４６〜２５３、２５４〜２５６ 電界
効果トランジスタ（ＦＥＴ） １１７〜１２２、２２９〜２３６ ビットライン １２３〜１２６、２３７〜２４３ ワードライン １２７、１２８、２４４、２４５ ビットライン制御導
線 １３２〜１３４ ライン １３８〜１４０ 組み合せ論理デバイス（インバータ） １４１、２６３ 論理デバイス（論理積（ＡＮＤ）ゲ−
ト） ２５７〜２６２ 論理デバイス（フリップフロップ）
Claims (10)
- 【請求項１】 読み出し専用メモリ装置であって、 個々のメモリサイトの各々に少なくとも１個の切り換え
可能なメモリ素子を有するような個々のメモリサイト
（１０１〜１０４）のアレイと、 ビットラインの各々が、前記メモリサイトアレイの或る
特定の列内の前記切り換え可能なメモリ素子の各々に接
続可能であるような複数のビットライン（１１７〜１１
９）と、 前記複数のビットラインに接続され、前記メモリサイト
アレイの前記或る特定の列内の或る特定の切り換え可能
なメモリ素子が前記複数のビットラインのうちの１個以
上のビットラインに接続されていることを表示する出力
を与えるように構成された、復号化回路（１００）と、
からなることを特徴とする、読み出し専用メモリ装置。 - 【請求項２】 前記装置において、 前記複数のビットラインが更に、複数であるｎ個のビッ
トラインからなり、 前記復号化回路が更に、 ｎ個のビットラインから（（ｎ（ｎ−１）／２）＋１）
個のビットラインへ出力する復号化回路であって、前記
複数であるｎ個のビットラインに接続され、前記メモリ
サイトアレイの前記或る特定の列内の或る特定の切り換
え可能なメモリ素子が前記複数であるｎ個のビットライ
ンのうちの１個以上のビットラインに接続されているこ
とを表示する出力を、前記（（ｎ（ｎ−１）／２）＋
１）個のビットライン上に与えるように構成された、ｎ
個のビットラインから（（ｎ（ｎ−１）／２）＋１）個
のビットラインへ出力する復号化回路、からなる、よう
にしたことを特徴とする請求項１の装置。 - 【請求項３】 前記装置において、 前記切り換え可能なメモリ素子の各々に接続可能なビッ
トラインがある場合に、前記切り換え可能なメモリ素子
の各々が、前記ビットラインのうちの１個のビットライ
ンだけに接続されるようにしたことを特徴とする請求項
１の装置。 - 【請求項４】 前記装置において、 前記切り換え可能なメモリ素子の各々が、前記ビットラ
インのうちの少なくとも１個のビットラインに接続され
るようにした、ことを特徴とする請求項１の装置。 - 【請求項５】 前記装置において、 前記切り換え可能なメモリ素子が、トランジスタからな
るようにしたことを特徴とする請求項１の装置。 - 【請求項６】 前記装置において、 前記復号化回路が、順序論理素子を有するようにしたこ
とを特徴とする請求項１の装置。 - 【請求項７】 前記装置において、 前記復号化回路が、組み合せ論理素子を有するようにし
たことを特徴とする請求項１の装置。 - 【請求項８】 ディジタルデータを検索により取り出す
方法であって、 単一のメモリサイトに連関する複数であるｎ個のビット
ラインにアクセスするステップと、 もし前記複数であるｎ個のビットラインのうちに前記メ
モリサイトにおいて相互接続されるビットラインがある
場合に、それらのビットラインがどれかを判断するステ
ップと、 前記判断の関数として、（（ｎ（ｎ−１）／２）＋１）
個のデータ状態の１つを表す信号を産出するステップ
と、からなることを特徴とする、方法。 - 【請求項９】 前記方法において、 前記判断するステップが、もし前記複数であるｎ個のビ
ットラインのうちに前記メモリサイトにおいてアースに
接続されるビットラインがある場合に、それらのビット
ラインがどれかを判断するステップであり、 前記判断するステップと、前記信号を産出するステップ
とが、組み合せ論理復号化処理を行う、ようにしたこと
を特徴とする請求項８の方法。 - 【請求項１０】 前記方法において、 前記判断するステップが、もし前記複数であるｎ個のビ
ットラインのうちに前記メモリサイトにおいてアースに
接続されるビットラインがある場合に、それらのビット
ラインがどれかを判断するステップであり、 前記判断するステップと、前記信号を産出するステップ
とが、順序論理復号化処理を行う、ようにしたことを特
徴とする請求項８の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US408673 | 1995-03-21 | ||
| US08/408,673 US5528534A (en) | 1995-03-21 | 1995-03-21 | High-density read-only memory employing multiple bit-line interconnection |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08273386A true JPH08273386A (ja) | 1996-10-18 |
| JP3281793B2 JP3281793B2 (ja) | 2002-05-13 |
Family
ID=23617268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6233096A Expired - Fee Related JP3281793B2 (ja) | 1995-03-21 | 1996-03-19 | 読み出し専用メモリ装置及びデータ取り出し方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (2) | US5528534A (ja) |
| EP (1) | EP0734025A3 (ja) |
| JP (1) | JP3281793B2 (ja) |
| KR (1) | KR100220760B1 (ja) |
| CA (1) | CA2170087C (ja) |
| SG (1) | SG38943A1 (ja) |
| TW (1) | TW280914B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007235140A (ja) * | 2006-02-27 | 2007-09-13 | Agere Systems Inc | 読み取り専用メモリおよびそれに類するメモリのためのレイアウト技術 |
| JP2007234211A (ja) * | 2006-02-27 | 2007-09-13 | Agere Systems Inc | 読み取り専用メモリのための復号化技術 |
| JP2011048898A (ja) * | 2009-08-28 | 2011-03-10 | Arm Ltd | 複数ビット値を格納するための読み出し専用メモリセル |
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|---|---|---|---|---|
| US5808500A (en) * | 1996-06-28 | 1998-09-15 | Cypress Semiconductor Corporation | Block architecture semiconductor memory array utilizing non-inverting pass gate local wordline driver |
| US5870326A (en) * | 1997-08-12 | 1999-02-09 | Intel Corporation | Information encoding by multiple line selection |
| KR100295135B1 (ko) * | 1997-12-31 | 2001-07-12 | 윤종용 | 멀티-비트 셀 구조를 갖는 비휘발성 메모리 장치 |
| US6002607A (en) * | 1998-02-24 | 1999-12-14 | National Semiconductor Corporation | Read-only-memory (ROM) having a memory cell that stores a plurality of bits of information |
| JP3206591B2 (ja) * | 1999-02-08 | 2001-09-10 | 日本電気株式会社 | 多値マスクｒｏｍおよび多値マスクｒｏｍの読み出し方法 |
| FR2826170B1 (fr) * | 2001-06-15 | 2003-12-12 | Dolphin Integration Sa | Memoire rom a points memoire multibit |
| US6702936B2 (en) * | 2001-12-26 | 2004-03-09 | Ormat Industries Ltd. | Method of and apparatus for upgrading and gasifying heavy hydrocarbon feeds |
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| JP2006216184A (ja) * | 2005-02-04 | 2006-08-17 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| US7623367B2 (en) * | 2006-10-13 | 2009-11-24 | Agere Systems Inc. | Read-only memory device and related method of design |
| FR2919953A1 (fr) * | 2007-08-07 | 2009-02-13 | Dolphin Integration Sa | Memoire comprenant une partie non volatile |
| JP2010010369A (ja) * | 2008-06-26 | 2010-01-14 | Panasonic Corp | 混載メモリ装置及び半導体装置 |
| US11152060B2 (en) | 2019-06-21 | 2021-10-19 | Intel Corporation | Multi-bit read-only memory device |
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|---|---|---|---|---|
| US4599704A (en) * | 1984-01-03 | 1986-07-08 | Raytheon Company | Read only memory circuit |
| JPS60254495A (ja) * | 1984-05-31 | 1985-12-16 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6342100A (ja) * | 1986-08-08 | 1988-02-23 | Fujitsu Ltd | ３値レベルｒｏｍ |
| US5289406A (en) * | 1990-08-28 | 1994-02-22 | Mitsubishi Denki Kabushiki Kaisha | Read only memory for storing multi-data |
| JP2683176B2 (ja) * | 1991-10-30 | 1997-11-26 | 川崎製鉄株式会社 | 読出し専用記憶装置 |
| JP2768880B2 (ja) * | 1993-01-19 | 1998-06-25 | 株式会社東芝 | 半導体記憶装置 |
-
1995
- 1995-03-21 US US08/408,673 patent/US5528534A/en not_active Expired - Lifetime
- 1995-06-22 US US08/493,609 patent/US5598365A/en not_active Expired - Lifetime
-
1996
- 1996-02-22 CA CA002170087A patent/CA2170087C/en not_active Expired - Fee Related
- 1996-02-27 TW TW085102269A patent/TW280914B/zh not_active IP Right Cessation
- 1996-03-13 EP EP96301702A patent/EP0734025A3/en not_active Ceased
- 1996-03-19 JP JP6233096A patent/JP3281793B2/ja not_active Expired - Fee Related
- 1996-03-20 SG SG1996006525A patent/SG38943A1/en unknown
- 1996-03-21 KR KR1019960007646A patent/KR100220760B1/ko not_active IP Right Cessation
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| US5528534A (en) | 1996-06-18 |
| KR100220760B1 (ko) | 1999-10-01 |
| EP0734025A2 (en) | 1996-09-25 |
| TW280914B (en) | 1996-07-11 |
| CA2170087C (en) | 2001-04-03 |
| CA2170087A1 (en) | 1996-09-22 |
| SG38943A1 (en) | 1997-04-17 |
| KR960035436A (ko) | 1996-10-24 |
| JP3281793B2 (ja) | 2002-05-13 |
| US5598365A (en) | 1997-01-28 |
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