JPH08263323A - マルチプロセッサシステムを構成する装置の構成方式及びデバッグ方式 - Google Patents

Abstract

(57)【要約】 【目的】本発明は上位装置と複数の各種装置とで構成さ
れたマルチプロセッサシステムを構成する装置の構成方
式及びデバッグ方式に関し，マルチプロセッサシステム
を構成する各装置が上位装置の存在なしに，しかも異な
る機能を持つ装置に対し同じ外部装置から機能確認を行
うことを可能とすることを目的とする。 【構成】制御系の上位装置とバスにより接続された装置
は，各装置に共通の構成を備えた共通部と各装置に対応
する個別の機能を実行する構成を備えた個別部とで構成
する。共通部は，上位装置に対応するインタフェースを
とる上位装置インタフェースと，デバッグを行う装置と
のインタフェースをとるデバッグインタフェースを備
え，上位装置インタフェースとデバッグインタフェース
とを個別部と接続するための論理インタフェースを備え
るよう構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマルチプロセッサシステ
ムを構成する装置の構成方式及びデバッグ方式に関す
る。

【０００２】マルチプロセッサにより各種のシステムが
利用されるようになったが，例えば，交換システムのよ
うな大規模システムを開発する場合，それぞれ機能が異
なる多数の装置を別々に開発して，それぞれを個別にデ
バッグしたりテストを行っている。そのため，装置毎に
信頼性にばらつきが生じたり，システム全体をまとめた
場合に，全体の制御を行う上位装置と接続を行った状態
での各種の装置の確認に多くの時間と手間がかかるため
その改善が望まれている。

【０００３】

【従来の技術】図６は従来例の説明図である。図６の
Ａ．は一般的なマルチプロセッサシステムの構成を示
し，図中，６０はシステム全体を制御する上位装置，６
１はそれぞれ独立した機能を持つ各種の装置（装置１〜
装置ｎで表示），６２は各装置６１及び上位装置６０の
間を接続するシステムバスであり，制御系の上位装置６
０及び各装置６１にはそれぞれマイクロプロセッサが備
えられ，プログラムによりそれぞれの機能を実行し，各
装置６１は上位装置６０からの指令を受けて制御動作を
行う。

【０００４】このシステムの例としては，例えば交換シ
ステムがあり，各装置６１として，回線制御装置，信号
装置，ＳＴＭ（Synchronous Transfer Mode)スイッチ，
パケット交換スイッチ，等のそれぞれが異なる機能を持
つ多数の装置が存在する。

【０００５】マルチプロセッサシステムが異なる機能を
持つ多種類の装置で構成される場合，システムを開発す
る時には，それぞれ個別の装置を開発して，各装置につ
いてデバッグを行っている。

【０００６】図６のＢ．に従来の機能確認の方法を示
し，各装置６１のデバッグを行うために，各装置６１の
種別に対応した個別の構成を持つデバッグ用インタフェ
ース６３を作成し，そのインタフェース６３にテスト装
置６４（パソコンやワークステーション）を接続して，
テスト装置６４から装置６１に対して指令やデータを送
って対象となる装置６１の動作をチェックすることによ
り機能確認を行っていた。

【０００７】また，装置６１の単体試験を行っただけで
は，システム構成の上で正常な動作を行うか確認できな
いので，各装置及び制御系の上位装置６０を図６のＡ．
のようにシステム全体を接続した状態にした上で，デバ
ッグを行って各装置の機能及びシステム全体として機能
を確認している。

【０００８】

【発明が解決しようとする課題】上記した個別のインタ
フェースを用いて，装置の機能確認を行っても，実際の
システムに設けられた上位装置とのインタフェースとは
異なるため操作性が悪く，デバッグ用インタフェースか
ら確認した項目の大部分を実際の装置を接続して再確認
する必要があった。

【０００９】また，上位装置と接続した状態で各装置の
機能確認を行う場合，装置は各種の装置が多数備えられ
ているため，一つの上位装置６０から各装置６１を順番
にデバッグするためには多大な時間を要していた。そこ
で，多数の上位装置を使用する方法が考えられるが，上
位装置は高価であり台数を増やすことが困難であるた
め，全ての装置の機能確認に長時間を要していた。

【００１０】また，装置には，関連する他の装置と連携
して動作するものがあるが，他の装置も平行して同時に
開発する場合には，両者を接続して機能確認を行うこと
ができないという問題があった。これは，上位装置と装
置を平行して開発する場合にも生じる問題である。

【００１１】本発明はマルチプロセッサシステムを構成
する各装置が上位装置の存在なしに，しかも異なる機能
を持つ装置に対し同じ外部装置から機能確認を行うこと
を可能とするマルチプロセッサシステムを構成する装置
の構成方式及びマルチプロセッサシステムを構成する装
置のデバッグ方式を提供することを目的とする。

【００１２】

【課題を解決するための手段】図１は本発明の原理構成
図である。図１において，１は上位装置４に対し下位装
置として設けられ，プロセッサを備え固有の機能を備え
た装置，２は各装置で同じ構成を備えた共通部，２ａは
上位装置とのインタフェースをとる上位装置インタフェ
ース部，２ｂはデバッグを行う装置とのインタフェース
をとるデバッグインタフェース部，３は各装置に固有の
機能を実行する構成を備えた個別部，４はマルチプロセ
ッサシステムのシステム全体を制御する上位装置，４ａ
は上位装置と各装置間のバスによるハード・インタフェ
ース，５はデバッグを行うパソコン等の処理装置，５ａ
は装置１と処理装置５の間のハード・インタフェースで
ある。また，３ａは共通部２と個別部３との間のインタ
フェースをとる論理インタフェースである。なお，図１
には装置１を１台だけ示すが，マルチプロセッサシステ
ムを構成する図示されない多数の装置１が配置される。

【００１３】本発明は各種の機能を持つ複数の装置を，
各装置に共通の構成を備えた共通部と各装置に対応する
個別の機能を実行する構成を備えた個別部とで構成し，
共通部に上位装置とのインタフェースとデバッグを行う
装置とのインタフェースとを備え，各インタフェースと
個別部との間を論理インタフェースで接続するものであ
る。

【００１４】

【作用】図１において，装置１の共通部２は他の図示さ
れない装置と同じ構成を備え，この中の上位装置インタ
フェース部２ａは上位装置に対応したインタフェース機
能を備え，デバッグインタフェース部２ｂは処理装置５
に対応したインタフェース機能を備える。これにより，
共通部２は上位装置４と処理装置５の相違に基づくハー
ドウェアインタフェースの違いを吸収する。デバッグイ
ンタフェース部２ｂは，低速のデータ転送を行うことが
できれば目的を実現でき，上位装置インタフェース部２
ａはシステムを構成して稼働させる場合に高速動作を行
う機能を備える。

【００１５】上位装置４からの指令やデータのフォーマ
ットは各種装置に共通のフォーマットが使用され，それ
ぞれ共通部２の上位装置インタフェース部２ａにおい
て，データ，指令として判別する。また，各処理装置５
から装置１への指令やデータも各種装置に共通のフォー
マットで送られ，共通部のデバッグインタフェース部２
ｂにおいて，上位装置インタフェース部２ａと同様のデ
ータ，指令として判別する。このように上位装置４と処
理装置５のハードウェア制御の違いを２つのインタフェ
ースにより吸収する。

【００１６】上位装置インタフェース部２ａとデバッグ
インタフェース部２ｂは，それぞれ個別部３に対しては
論理的に同様のものとして扱うことができ，この間のイ
ンタフェースを論理インタフェース３ａという。

【００１７】処理装置５からデバッグインタフェース部
２ｂを介して個別部３に備えたアプリケーションプログ
ラムについてデバッグを行い，誤りがないことが確認さ
れたアプリケーションプログラムについては，処理装置
５から装置１の個別部３にダウンロードすることができ
る。

【００１８】

【実施例】図２はマルチプロセッサシステム構成装置の
実施例のハードウェアの構成図である。

【００１９】図２において，１０〜１２は上記図１の１
〜３に対応するハードウェアの各部を表し，１０は構成
装置，１１はハード共通部，１２はハード個別部であ
り，ハード個別部１２はそれぞれの構成装置１０の種別
に対応した異なるハードウェア，例えば，交換機システ
ムの場合は信号装置，各種のスイッチ装置等が設けられ
ている。

【００２０】ハード共通部１１は，各種の構成装置１０
に共通のハードウェアであり，１１０はマイクロプロセ
ッサ（μＰで表す），１１１はデバッグインタフェース
として設けられたＳＩＯ（シリアル・インプット・アウ
トプット）であり，具体的には公知のＲＳ２３２Ｃイン
タフェースを用い，デバッグを行うパソコン等と接続さ
れる。１１２はＰＩＣ（プロセッサ・インタフェース・
コントローラ），１１３はＤＭＡＣ（Direct Memorry A
ccess Controller: ＤＭＡ制御部），１１４は共通部に
おける処理が実行されるデータが保持されるＲＡＭ，１
１５は固定的なデータやプログラムが格納されるＥＰＲ
ＯＭ，１１６は修正可能なデータやプログラムが格納さ
れたＥＥＰＲＯＭであり，１１７はＢＩＣ（バス・イン
タフェース・コントローラ），１１８は共通部のバスで
ある。Ｇ１は共通部２と個別部３間のゲート，Ｇ２はＢ
ＩＣ１１７とマイクロプロセッサのバス１１８とを接続
するゲートである。

【００２１】図３はマルチプロセッサシステム構成装置
の実施例のファームウェアの構成図であり，図３には共
通部及び個別部のファームウェア（ファームという）構
成が示され，図３において，１０は上記図２の１０と同
様の構成装置を表し，１１ａはファーム共通部，１２ａ
はファーム個別部であり，ファーム個別部１２ａは構成
装置１０の種別に対応するそれぞれに固有のファームウ
ェアが設けられ，ファームウェアはＥＥＰＲＯＭ（図示
されない）に収容されている。

【００２２】ファーム共通部１１ａは，各種の構成装置
１０に共通のファームウェアであり，１１ｂはマイクロ
プロセッサ１１０のＯＳ及びシステムコール，１１ｃは
デバッグを行う処理装置とのインタフェースの処理を行
うデバッグ共通インタフェース，１１ｄは上位装置との
インタフェースを処理するシステム共通インタフェー
ス，１１ｅはデバッグ共通インタフェース１１ｃ及びシ
ステム共通インタフェース１１ｄと，ファーム個別部１
２ａとの間のインタフェース処理を行うハード共通部制
御・個別部インタフェース１１ｅである。

【００２３】このファーム共通部１１ａ内の全てのファ
ームウェア１１ｂ〜１１ｅは，上記図２のハード共通部
１１内のＥＥＰＲＯＭ１１６に収容され，マイクロプロ
セッサ１１０によりプログラム制御が実行される。

【００２４】デバッグを行う場合，外部のテストを行う
パソコン（またはワークステーション）等から，例えば
ＲＳ２３２Ｃの低速のデバッグインタフェースにより，
一定のフォーマットで指令やデータを直列信号の形態で
送信すると，ファーム共通部１１ａのデバッグ共通イン
タフェース１１ｃの制御によりハード共通部１１のＳＩ
Ｏ１１１で受信される。これを，ＰＩＣ１１２で並列デ
ータとして処理して，抽出された各指令やデータはＲＡ
Ｍ１１４に格納される。

【００２５】また，ハード共通部制御・個別部インタフ
ェース１１ｅの制御によりＲＡＭ１１４に格納された指
令やデータがファーム個別部１２ａへ渡される。この
時，ファーム個別部１２ａが通常の上位装置からの転送
と同様に指令やデータを受け取り，指令された機能をデ
ータに従って実行する。ハード個別部１２における実行
結果や状態は，指令に応じて，ハード共通部制御・個別
部インタフェース１１ｅの制御により逆の経路を介して
ハード共通部１１のＲＡＭ１１４へ転送され，更にデバ
ッグ共通インタフェース１１ｃの制御によりＰＩＣ１１
２，ＳＩＯ１１１を介してテストを行うパソコン等へ出
力される。

【００２６】上位装置がシステムバスインタフェースか
ら構成装置１０を制御する場合は，ＢＩＣ１１７が駆動
されて，マイクロプロセッサ１１０はゲートＧ２をオン
に制御する。これによりシステム共通インタフェース１
１ｄが駆動され，その制御により上位装置との間で相互
のデータ転送が可能となる。上位装置からの指令やデー
タは，システム共通インタフェース１１ｄの制御により
上位装置によるフォーマットにより高速で送られてくる
と，指令やデータの内容がＲＡＭ１１４に格納され，次
にハード共通部制御・個別部インタフェース１１ｅの制
御によりファーム個別部１２ａへ渡される（ゲートＧ１
を介さず，ゲートＧ２を介する）。これをファーム個別
部１２ａの制御で受け取り，ハード個別部１２により構
成装置１０の固有の機能が実行される。

【００２７】上位装置から要求されたデータは，逆の経
路（ハード個別部１２，ハード共通部１１のＲＡＭ１１
４への書込み，ＲＡＭ１１４からの読出し，ＢＩＣ１１
７，システムバスインタフェースの経路）を通って上位
装置へ送られる。

【００２８】このように，共通部のハードウェア，ファ
ームウェアは基本的に全て共通化され，高性能のシステ
ムバスインタフェースと安価なデバッグ用インタフェー
スのハードウェア制御の違いを共通部のファームウェア
で吸収し，個別部とのインタフェース（論理インタフェ
ース）における違いがないようにすることができる。

【００２９】また，ファーム共通部１１ａ及びファーム
個別部１２ａは全てＥＥＰＲＯＭに収容することがで
き，ファーム共通部１１ａは図２のＥＥＰＲＯＭ１１６
に格納される。

【００３０】外部のパソコン等によるデバッグインタフ
ェースを介してファーム個別部１２ａに関するデバッグ
の結果，誤りを修正した最新のアプリケーションプログ
ラム（個別部のファームウェア）が得られると，そのア
プリケーションプログラムをパソコン等から構成装置１
０のデバッグインタフェースを介してファーム個別部１
２ａのＥＥＰＲＯＭへ直接ダウンロードすることがで
き，従来のようにファームウェアを収容したＥＰＯＭを
パッケージから取り外して，新たなアプリケーションを
格納したＥＰＲＯＭと交換する作業が不要となる。

【００３１】図４は交換機システムに適用した場合の構
成例である。この交換機システムは，公衆網の局用交換
システムや私設網の交換システムとして構成することが
でき，図中，１−１〜１−ｎはそれぞれ，回線制御装
置，信号装置，・・・ＡＴＭスイッチ，ＳＴＭスイッチ
であり，上記図１の装置１，図２及び図３に示す各種の
構成装置１０に相当する。２は共通部，３は個別部，４
はシステム全体を制御する上位装置，４ａはシステムバ
ス，５−１〜５−ｎはデバッグを行うためのパソコンで
ある。

【００３２】各装置１−１〜１−ｎはそれぞれ，上記図
１〜図３に示すように，各装置に共通の構成を備えた共
通部２と各装置毎に異なる構成を備えた個別部３とで構
成される。各装置１−１〜１−１ｎは，それぞれ平行し
て開発され，各装置毎にそれぞれ別々のパソコン５−１
〜５−ｎからそれぞれ独立してデバッグを行うことがで
きる。すなわち，上位装置４から行うのと同様の指令や
データをパソコンから供給して，個別部３についてのデ
バッグを各装置１−１〜１−１ｎの共通部２に設けられ
たデバッグインタフェースを介して上記図２，図３に関
して説明した構成により行われる。

【００３３】このようにして，制御系の上位装置４のハ
ードウェア及びプログラムが未完成の時や制御系の上位
装置の数が足りない時でも，これらの装置があるのとほ
とんど変わらない状態で複数の装置の開発が平行してで
き，開発期間と経費を大幅に削減できる。

【００３４】図５はデバッグを行うパソコン等をＬＡＮ
で相互に接続した構成例である。図５において，１〜１
〜１−ｎ，２〜４はそれぞれ上記図４の同じ符号の各装
置に対応し，５−１〜５−ｎはパソコンまたはワークス
テーション（ＷＳで表示），６は複数のパソコンまたは
ＷＳを相互に接続するＬＡＮ（通信回線により接続する
場合も含む），７は他のパソコンまたはワークステーシ
ョン（以下，パソコン等という）５−１〜５−ｎと異な
る場所に設けられたパソコンまたはワークステーション
である。

【００３５】この構成では，装置である各装置１−１〜
１−ｎに接続する各パソコンまたはＷＳ５−１〜５−ｎ
に対して，遠隔地に設けられたパソコンまたはＷＳ７か
らＬＡＮ６を介してアクセスして，デバッグを実行する
ことが可能となる。この場合も，制御系の上位装置４が
未開発の状態でもデバッグを行うことができる。

【００３６】上記の図４及び図５の何れの構成でも，制
御系の上位装置と各装置を実際に接続した時点では，共
通部のハードウェアとソフトウェアは共通化されている
ため，単期間に全体のシステムを動作させることができ
る。

【００３７】

【発明の効果】本発明によれば，マルチプロセッサシス
テムを開発する場合に，実際の対向装置（装置に対する
上位装置または，関連する他の装置）の有無に関係な
く，複数の装置の開発が平行して実現することができ
る。また，デバッグ環境とファイル作成（ファームウェ
ア作成）環境を一つのパソコンまたはワークステーショ
ンにより統合することができるため，装置の開発を低コ
ストで短期間で実現することができる。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】マルチプロセッサシステム構成装置の実施例の
ハードウェアの構成図である。

【図３】マルチプロセッサシステム構成装置の実施例の
ファームウェアの構成図である。

【図４】交換機システムに適用した場合の構成例であ
る。

【図５】デバッグを行うパソコン等をＬＡＮで相互に接
続した構成例である。

【図６】従来例の説明図である。

【符号の説明】

１ 装置 ２ 共通部 ２ａ 上位装置インタフェース部 ２ｂ デバッグインタフェース部 ３ 個別部 ３ａ 論理インタフェース ４ 上位装置または他の装置 ４ａ 上位装置とのハードウェア・インタフェース ５ パソコン等の処理装置 ５ａ 処理装置とのハードウェア・インタフェース

Claims (5)

【特許請求の範囲】
1. 【請求項１】 上位装置と複数の各種装置とからなるマ
   ルチプロセッサシステムを構成する装置の構成方式にお
   いて，全体を制御する上位装置とバスにより接続された
   装置は，それぞれ各装置に共通の構成を備えた共通部
   と，各装置に対応する個別の機能を実行する構成を備え
   た個別部とで構成され，前記共通部は，上記上位装置に
   対応するインタフェースをとる上位装置インタフェース
   と，デバッグを行う装置とのインタフェースをとるデバ
   ッグインタフェースとを備えることを特徴とするマルチ
   プロセッサシステムを構成する装置の構成方式。
2. 【請求項２】 請求項１において，前記共通部の上位装
   置インタフェースとデバッグインタフェースとを前記個
   別部との間を接続する論理インタフェースを備えること
   を特徴とするマルチプロセッサシステムを構成する装置
   の構成方式。
3. 【請求項３】 上位装置と複数の各種装置とで構成され
   たマルチプロセッサシステムを構成する装置のデバッグ
   方式において，請求項１または２に記載の構成を備えた
   装置の共通部のデバッグインタフェースに対してパソコ
   ン等の処理装置をハードウェアインタフェースにより接
   続し，装置の前記個別部のファームウェアのデバッグを
   行うことを特徴とするマルチプロセッサシステムを構成
   する装置のデバッグ方式。
4. 【請求項４】 請求項３において，前記複数の装置のそ
   れぞれの共通部のデバッグインタフェースにデバッグを
   行うパソコン等の処理装置と接続し，前記装置に接続さ
   れた各処理装置と他の異なる場所に設けられたパソコン
   等の処理装置とを接続するＬＡＮを設け，前記他の異な
   る場所のパソコン等の処理装置から前記複数の各装置の
   中の指定した一つを選択して，デバッグを行うことを特
   徴とするマルチプロセッサシステムを構成する装置のデ
   バッグ方式。
5. 【請求項５】 請求項３または４において，前記複数の
   装置の個別部に備えた個別機能を実行するファームウェ
   アについて，前記デバッグインタフェースを介したテス
   トの実行結果により得られたプログラムを，前記パソコ
   ン等の処理装置から前記デバッグインタフェースから前
   記個別部にダウンロードすることを特徴とするマルチプ
   ロセッサシステムを構成する装置のデバッグ方式。