JPH11259378A - 情報処理システム - Google Patents
情報処理システムInfo
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- JPH11259378A JPH11259378A JP10061206A JP6120698A JPH11259378A JP H11259378 A JPH11259378 A JP H11259378A JP 10061206 A JP10061206 A JP 10061206A JP 6120698 A JP6120698 A JP 6120698A JP H11259378 A JPH11259378 A JP H11259378A
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- processor
- intelligent
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- information processing
- processing system
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Abstract
(57)【要約】
【課題】 ＩＯＰのＰＣＩ制御部が故障した場合、ホス
トＣＰＵは代替パスとしてＩＯＰのシリアルインタフェ
ースを介して処理を続行できるようにすることを課題と
している。 【解決手段】 インテリジェントＩＯプロセサを有する
情報処理システムにおいて、前記インテリジェントＩＯ
プロセサが有するシリアルインタフェースと、情報処理
システムが有するシリアルインタフェースとを、切り替
えスイッチを介して接続し、前記インテリジェントＩＯ
プロセサのホストＣＰＵとの運用インタフェース制御部
が故障した場合に、前記情報処理システムのシリアルイ
ンタフェースから前記インテリジェントＩＯプロセサの
シリアルインタフェースに制御指示する代替パスを確立
することを特徴とする。
トＣＰＵは代替パスとしてＩＯＰのシリアルインタフェ
ースを介して処理を続行できるようにすることを課題と
している。 【解決手段】 インテリジェントＩＯプロセサを有する
情報処理システムにおいて、前記インテリジェントＩＯ
プロセサが有するシリアルインタフェースと、情報処理
システムが有するシリアルインタフェースとを、切り替
えスイッチを介して接続し、前記インテリジェントＩＯ
プロセサのホストＣＰＵとの運用インタフェース制御部
が故障した場合に、前記情報処理システムのシリアルイ
ンタフェースから前記インテリジェントＩＯプロセサの
シリアルインタフェースに制御指示する代替パスを確立
することを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、インテリジェント
ＩＯプロセサを介してホストＣＰＵからＩ／Ｏ機器を制
御する情報処理システムに関し、特にインテリジェント
ＩＯプロセサのＰＣＩ制御部の故障の際に有効な情報処
理システムに関する。
ＩＯプロセサを介してホストＣＰＵからＩ／Ｏ機器を制
御する情報処理システムに関し、特にインテリジェント
ＩＯプロセサのＰＣＩ制御部の故障の際に有効な情報処
理システムに関する。
【０００２】
【従来の技術】最近、ホストＣＰＵの負荷分散とＩＯド
ライバを、複数の異種ＯＳに効率よく対応させることを
意図して、インテリジェントＩＯアーキテクチャが提案
されている。例えば、Ｉ２Ｏと呼称される世界標準仕様
等がよく知られている。
ライバを、複数の異種ＯＳに効率よく対応させることを
意図して、インテリジェントＩＯアーキテクチャが提案
されている。例えば、Ｉ２Ｏと呼称される世界標準仕様
等がよく知られている。
【０００３】このようなインテリジェントＩＯアーキテ
クチャを実現する情報処理システムは、メインフレーム
やワークステーションＷＳのようなホストＣＰＵからＰ
ＣＩバス（Peripheral Component Interconnect Bus：
インテル社中心にPCI SpecialInterest Group(PCI-SIG)
団体の定めたバス）を介してインテリジェントＩＯプロ
セサ（以下、ＩＯＰと称する）を接続し、このＩＯＰ配
下に、各ＩＯコントローラボードを接続して、各ＩＯ装
置を制御する構成となっている。この構成において、ホ
ストＣＰＵから各ＩＯ装置とデータの送受を行う場合、
ホストＣＰＵから特定の宛先を指定しデータをＰＣＩバ
スに出力し、該ＰＣＩバスに接続された複数のＩＯＰ
中、その宛先に対応するＩＯＰがＰＣＩバスからそのデ
ータを取り込み、宛先のＩＯ装置に対応するデータの変
換を行って、別個のＰＣＩバスに出力する。このＰＣＩ
バスに出力されたデータは、宛先のＩＯ装置に対応する
バッファの役目を有するＩＯコントローラボードによっ
て取り込まれ、そのデータとともに宛先のＩＯ装置をド
ライブする。また宛先のＩＯ装置からデータを取り出す
場合には、各ＰＣＩバスやＩＯＰを通り、逆の経路を辿
ってホストＣＰＵにデータほ伝送する。
クチャを実現する情報処理システムは、メインフレーム
やワークステーションＷＳのようなホストＣＰＵからＰ
ＣＩバス（Peripheral Component Interconnect Bus：
インテル社中心にPCI SpecialInterest Group(PCI-SIG)
団体の定めたバス）を介してインテリジェントＩＯプロ
セサ（以下、ＩＯＰと称する）を接続し、このＩＯＰ配
下に、各ＩＯコントローラボードを接続して、各ＩＯ装
置を制御する構成となっている。この構成において、ホ
ストＣＰＵから各ＩＯ装置とデータの送受を行う場合、
ホストＣＰＵから特定の宛先を指定しデータをＰＣＩバ
スに出力し、該ＰＣＩバスに接続された複数のＩＯＰ
中、その宛先に対応するＩＯＰがＰＣＩバスからそのデ
ータを取り込み、宛先のＩＯ装置に対応するデータの変
換を行って、別個のＰＣＩバスに出力する。このＰＣＩ
バスに出力されたデータは、宛先のＩＯ装置に対応する
バッファの役目を有するＩＯコントローラボードによっ
て取り込まれ、そのデータとともに宛先のＩＯ装置をド
ライブする。また宛先のＩＯ装置からデータを取り出す
場合には、各ＰＣＩバスやＩＯＰを通り、逆の経路を辿
ってホストＣＰＵにデータほ伝送する。
【０００４】なお、ＩＯＰはローカルＣＰＵ、ローカル
メモリ、ＲＯＭ，シリアルインタフェース等から構成さ
れ、ＲＯＭに格納されたＯＳ／アプリケーションプログ
ラム又は、ローカルメモリに適宜ダウンロードされたプ
ログラムに従って、ホストＣＰＵのＯＳ対応のデータを
解析して、シリアルデータに変換してシリアルインタフ
ェースからＰＣＩバスに出力され、宛先のＩＯコントロ
ーラボードに出力される。
メモリ、ＲＯＭ，シリアルインタフェース等から構成さ
れ、ＲＯＭに格納されたＯＳ／アプリケーションプログ
ラム又は、ローカルメモリに適宜ダウンロードされたプ
ログラムに従って、ホストＣＰＵのＯＳ対応のデータを
解析して、シリアルデータに変換してシリアルインタフ
ェースからＰＣＩバスに出力され、宛先のＩＯコントロ
ーラボードに出力される。
【０００５】また、ホストＣＰＵから各ＩＯＰに指示さ
れる命令は、ホストＯＳの種類に関わらず、同一仕様で
通知され、各ＩＯＰのローカルＣＰＵでは、各ＩＯコン
トローラボードを制御するＩＯドライバ（Ｉ２Ｏでは、
ＤＤＭ（Distributed Data Management）と呼称され
る）が動作する。ＤＤＭは通常ＩＯＰのＲＯＭに予め格
納されるか、ホストＣＰＵからダウンロードされるか、
あるいは他の情報処理システムからＩＯＰのシリアルイ
ンタフェースを介してダウンロードされる。
れる命令は、ホストＯＳの種類に関わらず、同一仕様で
通知され、各ＩＯＰのローカルＣＰＵでは、各ＩＯコン
トローラボードを制御するＩＯドライバ（Ｉ２Ｏでは、
ＤＤＭ（Distributed Data Management）と呼称され
る）が動作する。ＤＤＭは通常ＩＯＰのＲＯＭに予め格
納されるか、ホストＣＰＵからダウンロードされるか、
あるいは他の情報処理システムからＩＯＰのシリアルイ
ンタフェースを介してダウンロードされる。
【０００６】通常、ＩＯＰではローカルＣＰＵ上でリア
ルタイムＯＳが動作し、前記ＤＤＭのダウンロード等を
制御すると共に、各ＩＯコントローラボードに対応し
て、それぞれを制御する複数のＤＤＭをマルチタスクで
動作させる構造となっている。
ルタイムＯＳが動作し、前記ＤＤＭのダウンロード等を
制御すると共に、各ＩＯコントローラボードに対応し
て、それぞれを制御する複数のＤＤＭをマルチタスクで
動作させる構造となっている。
【０００７】
【発明が解決しようとする課題】しかしながら、このよ
うなＩＯＰを有する情報処理システムでは、ＩＯＰが動
作不能となった場合、配下の全てのＩＯ装置が使用不能
となる。そのため、その情報処理システムに与える影響
は甚大であるところから、できるだけ動作不能となる要
因を減らす必要がある。
うなＩＯＰを有する情報処理システムでは、ＩＯＰが動
作不能となった場合、配下の全てのＩＯ装置が使用不能
となる。そのため、その情報処理システムに与える影響
は甚大であるところから、できるだけ動作不能となる要
因を減らす必要がある。
【０００８】本発明は、ＩＯＰのＰＣＩ制御部が故障し
た場合、ホストＣＰＵは代替パスとしてＩＯＰのシリア
ルインタフェースを介して処理を続行できるようにする
ことを目的としている。
た場合、ホストＣＰＵは代替パスとしてＩＯＰのシリア
ルインタフェースを介して処理を続行できるようにする
ことを目的としている。
【０００９】
【課題を解決するための手段】本発明は、上記目的を解
決するためになされたもので、ホストＣＰＵから第１の
パラレルバスを介してインテリジェントＩＯプロセサを
接続し、前記インテリジェントＩＯプロセサから第２の
パラレルバスを介してＩ／Ｏ機器を制御する情報処理シ
ステムにおいて、前記第１のパラレルバスからシリアル
データに変換するシリアルＩＯ部と、該シリアルＩＯ部
に接続される前記インテリジェントＩＯプロセサのシリ
アルデータ入出力部と、を有することを特徴とする。
決するためになされたもので、ホストＣＰＵから第１の
パラレルバスを介してインテリジェントＩＯプロセサを
接続し、前記インテリジェントＩＯプロセサから第２の
パラレルバスを介してＩ／Ｏ機器を制御する情報処理シ
ステムにおいて、前記第１のパラレルバスからシリアル
データに変換するシリアルＩＯ部と、該シリアルＩＯ部
に接続される前記インテリジェントＩＯプロセサのシリ
アルデータ入出力部と、を有することを特徴とする。
【００１０】また、本発明は、上記情報処理システムに
おいて、前記シリアルＩＯ部は前記シリアルデータを外
部と前記インテリジェントＩＯプロセサのシリアルデー
タ入出力部に選択切り替える第１のシリアルデータ切り
替え部を含み、前記シリアルデータ入出力部は前記シリ
アルデータとデバッグ用シリアルデータとを選択切り替
える第１のシリアルデータ切り替え部を含むことを特徴
とする。
おいて、前記シリアルＩＯ部は前記シリアルデータを外
部と前記インテリジェントＩＯプロセサのシリアルデー
タ入出力部に選択切り替える第１のシリアルデータ切り
替え部を含み、前記シリアルデータ入出力部は前記シリ
アルデータとデバッグ用シリアルデータとを選択切り替
える第１のシリアルデータ切り替え部を含むことを特徴
とする。
【００１１】さらに、本発明は、上記情報処理システム
において、前記ホストＣＰＵは、前記前記インテリジェ
ントＩＯプロセサの前記第１のパラレルバスに対応する
パラレルデータインターフェースの障害を検出する障害
認識部と、該障害認識部の障害検出に従って代替え処理
を行う代替処理部とを備えたことを特徴とする。
において、前記ホストＣＰＵは、前記前記インテリジェ
ントＩＯプロセサの前記第１のパラレルバスに対応する
パラレルデータインターフェースの障害を検出する障害
認識部と、該障害認識部の障害検出に従って代替え処理
を行う代替処理部とを備えたことを特徴とする。
【００１２】さらにまた、本発明は、ホストＣＰＵから
第１のパラレルバスを介してインテリジェントＩＯプロ
セサを接続し、前記インテリジェントＩＯプロセサから
第２のパラレルバスを介してＩ／Ｏ機器を制御する情報
処理システムにおいて、前記第１のパラレルバスからシ
リアルデータに変換するシリアルＩＯ部と、該シリアル
ＩＯ部に接続される前記シリアルデータを外部ＩＯ機器
と前記インテリジェントＩＯプロセサとへの供給を切り
替える切り替え部と、前記インテリジェントＩＯプロセ
サ内に前記切り替え部側と外部のデバッグプロセッサ側
とのデータの送受を切り替えるローカル切り替え部と、
を備えたことを特徴とする。
第１のパラレルバスを介してインテリジェントＩＯプロ
セサを接続し、前記インテリジェントＩＯプロセサから
第２のパラレルバスを介してＩ／Ｏ機器を制御する情報
処理システムにおいて、前記第１のパラレルバスからシ
リアルデータに変換するシリアルＩＯ部と、該シリアル
ＩＯ部に接続される前記シリアルデータを外部ＩＯ機器
と前記インテリジェントＩＯプロセサとへの供給を切り
替える切り替え部と、前記インテリジェントＩＯプロセ
サ内に前記切り替え部側と外部のデバッグプロセッサ側
とのデータの送受を切り替えるローカル切り替え部と、
を備えたことを特徴とする。
【００１３】
【発明の実施の形態】本発明による実施形態について、
図面を参照しつつ詳細に説明する。
図面を参照しつつ詳細に説明する。
【００１４】図１を参照すると、情報処理システム１に
おいて、メインフレームやワークステーション等のホス
トＣＰＵであるＨＣＰＵ１０はＩＯＰの障害を検出する
ＩＯＰ障害認識部１１と、障害に対する代替え処理をす
る代替処理部１２とを有し、ＨＣＰＵ１０からＰＣＩ
（Peripheral Component Interconnect）バス１００を
介して、インテリジェントＩ／Ｏプロセッサ（ＩＯＰ）
２０を接続し、ＩＯＰ２０の配下にＰＣＩバス２００を
介してＩＯコントローラボード５０、６０、７０を接続
して、ハードディスクやＭＯ機器、プリンター、電子カ
メラ等の各種のＩＯ装置を制御する構成となっている。
また、ＨＣＰＵ１０とＰＣＩバス１００を介して接続さ
れるホストシリアルインターフェース（ＨＳＩＯ）部３
０は、ＲＳＩ切り替え部４０によりＲＳＩ（RS-232-C I
nterface → EIA-232-E Interface）信号線１０２に接
続され、外部のＳＩＯ端末（Serial I/O Terminal）と
のシリアルインタフェース制御を行う。ＲＳＩ信号線１
０２はシリアルデータの送受信線と送信要求線、データ
端末レディ線等で９本または２本の線束で外部のＩＯ機
器に接続されて、データの送受信を行う。
おいて、メインフレームやワークステーション等のホス
トＣＰＵであるＨＣＰＵ１０はＩＯＰの障害を検出する
ＩＯＰ障害認識部１１と、障害に対する代替え処理をす
る代替処理部１２とを有し、ＨＣＰＵ１０からＰＣＩ
（Peripheral Component Interconnect）バス１００を
介して、インテリジェントＩ／Ｏプロセッサ（ＩＯＰ）
２０を接続し、ＩＯＰ２０の配下にＰＣＩバス２００を
介してＩＯコントローラボード５０、６０、７０を接続
して、ハードディスクやＭＯ機器、プリンター、電子カ
メラ等の各種のＩＯ装置を制御する構成となっている。
また、ＨＣＰＵ１０とＰＣＩバス１００を介して接続さ
れるホストシリアルインターフェース（ＨＳＩＯ）部３
０は、ＲＳＩ切り替え部４０によりＲＳＩ（RS-232-C I
nterface → EIA-232-E Interface）信号線１０２に接
続され、外部のＳＩＯ端末（Serial I/O Terminal）と
のシリアルインタフェース制御を行う。ＲＳＩ信号線１
０２はシリアルデータの送受信線と送信要求線、データ
端末レディ線等で９本または２本の線束で外部のＩＯ機
器に接続されて、データの送受信を行う。
【００１５】また、インテリジェントＩＯプロセサであ
るＩＯＰ２０は、ローカルＣＰＵ（以下、ＬＣＰＵ）２
１と、ローカルメモリ２２と、ＲＯＭ２３，シリアルイ
ンタフェースを制御するＬＳＩＯ部２４と、デバグ用Ｒ
ＳＩ信号線１０３とホスト代替用ＲＳＩ信号線１０１と
を切り替えるＲＳＩ切り替え部２５とから構成され、従
来ホストＣＰＵで制御していたＩＯ処理をダウンサイズ
して処理している。
るＩＯＰ２０は、ローカルＣＰＵ（以下、ＬＣＰＵ）２
１と、ローカルメモリ２２と、ＲＯＭ２３，シリアルイ
ンタフェースを制御するＬＳＩＯ部２４と、デバグ用Ｒ
ＳＩ信号線１０３とホスト代替用ＲＳＩ信号線１０１と
を切り替えるＲＳＩ切り替え部２５とから構成され、従
来ホストＣＰＵで制御していたＩＯ処理をダウンサイズ
して処理している。
【００１６】次に、図１の情報処理システムの動作につ
いて、図を参照して説明する。通常、インテリジェント
ＩＯアーキテクチャにおいては、ＨＣＰＵ１０からＩＯ
Ｐ２０に指示される命令は、ホストＯＳの種類に関わら
ず同一仕様で通知され、ＩＯＰ２０のＬＣＰＵ２１で
は、ホストＣＰＵ１０とＰＣＩバスで接続され、ＩＯコ
ントローラボード５０、６０、７０をそれぞれ制御する
ＩＯドライバ（Ｉ２ＯではＤＤＭと呼称される）を動作
させる。それらのＤＤＭはＩＯＰ２０のＲＯＭ２３に予
め格納されるか、ＨＣＰＵ１０からダウンロードされる
か、あるいは他の情報処理システムからデバグ用シリア
ルインタフェースを制御するＬＳＩＯ部２４を介してダ
ウンロードされる。そのＤＤＭは、ＩＯＰ２０のＬＣＰ
Ｕ２１用の特定のＩＯ機器に対するアプリケーションプ
ログラムとして動作し、ＩＯコントローラボード５０、
６０、７０とのデータの送受信をおこなう。
いて、図を参照して説明する。通常、インテリジェント
ＩＯアーキテクチャにおいては、ＨＣＰＵ１０からＩＯ
Ｐ２０に指示される命令は、ホストＯＳの種類に関わら
ず同一仕様で通知され、ＩＯＰ２０のＬＣＰＵ２１で
は、ホストＣＰＵ１０とＰＣＩバスで接続され、ＩＯコ
ントローラボード５０、６０、７０をそれぞれ制御する
ＩＯドライバ（Ｉ２ＯではＤＤＭと呼称される）を動作
させる。それらのＤＤＭはＩＯＰ２０のＲＯＭ２３に予
め格納されるか、ＨＣＰＵ１０からダウンロードされる
か、あるいは他の情報処理システムからデバグ用シリア
ルインタフェースを制御するＬＳＩＯ部２４を介してダ
ウンロードされる。そのＤＤＭは、ＩＯＰ２０のＬＣＰ
Ｕ２１用の特定のＩＯ機器に対するアプリケーションプ
ログラムとして動作し、ＩＯコントローラボード５０、
６０、７０とのデータの送受信をおこなう。
【００１７】また、インテリジェントＩＯプロセサであ
るＩＯＰ２０では、ＬＣＰＵ２１上でリアルタイムＯＳ
が動作し、ＩＯコントローラボード５０、６０、７０に
対応して、それぞれを制御する複数のＤＤＭのダウンロ
ード等を制御すると共に、それら複数のＤＤＭをマルチ
タスクで動作させる作りとなっている。また、ＲＳＩ切
り替え部２５は、通常はデバッグ用ＲＳＩ信号線１０３
に接続しており、例えば出荷前の評価時や運用時に、Ｒ
Ｓ−２３２−Ｃのシリアルインターフェースの動作上の
デバッグ用として、外部デバッグ用プロセッサからのデ
バッグ指示に応じてローカルＳＩＯ２４の動作を確認す
る。
るＩＯＰ２０では、ＬＣＰＵ２１上でリアルタイムＯＳ
が動作し、ＩＯコントローラボード５０、６０、７０に
対応して、それぞれを制御する複数のＤＤＭのダウンロ
ード等を制御すると共に、それら複数のＤＤＭをマルチ
タスクで動作させる作りとなっている。また、ＲＳＩ切
り替え部２５は、通常はデバッグ用ＲＳＩ信号線１０３
に接続しており、例えば出荷前の評価時や運用時に、Ｒ
Ｓ−２３２−Ｃのシリアルインターフェースの動作上の
デバッグ用として、外部デバッグ用プロセッサからのデ
バッグ指示に応じてローカルＳＩＯ２４の動作を確認す
る。
【００１８】従来このような情報処理システムでは、Ｉ
ＯＰ２０のＬＣＰＵ２１が有するＰＣＩ制御部が動作不
能となった場合、当該ＩＯＰ２０に接続される複数のＩ
Ｏコントローラボード５０、６０、７０の配下に接続さ
れる全てのＩＯ装置が使用不能となるので、ＬＣＰＵ２
１のＰＣＩ制御部の故障は、直接システムダウンに繋が
りその影響は甚大であった。
ＯＰ２０のＬＣＰＵ２１が有するＰＣＩ制御部が動作不
能となった場合、当該ＩＯＰ２０に接続される複数のＩ
Ｏコントローラボード５０、６０、７０の配下に接続さ
れる全てのＩＯ装置が使用不能となるので、ＬＣＰＵ２
１のＰＣＩ制御部の故障は、直接システムダウンに繋が
りその影響は甚大であった。
【００１９】本発明の情報処理システム１では、ＩＯＰ
２０のＬＣＰＵ２１が有するＰＣＩ制御部が動作不能と
なった場合、ＨＣＰＵ１０のＩＯＰ障害認識部１１は、
ＨＣＰＵ１０がＩＯＰ２０に対して指示したＩＯ要求が
所定時間の経過にもかかわらず完了しない、あるいはＩ
ＯＰ２０からのＰＣＩ制御部からの異常報告を受信した
等、所定の条件が満たされた場合にＩＯＰ２０の故障を
認識し、代替処理部１２に対してＩＯＰ２０の故障を通
知する。代替処理部１２はＩＯＰ２０の故障通知を受け
ると、ＨＳＩＯ部３０を介してＲＳＩ切り替え部４０に
対して、運用回線をＲＳＩ信号線１０２からＲＳＩ信号
線１０１に切り替えるよう指示し、以後代替処理部１２
はエラーとなった処理をＨＳＩＯ部３０及びＲＳＩ切り
替え部４０を介してＩＯＰ２０に通知する。
２０のＬＣＰＵ２１が有するＰＣＩ制御部が動作不能と
なった場合、ＨＣＰＵ１０のＩＯＰ障害認識部１１は、
ＨＣＰＵ１０がＩＯＰ２０に対して指示したＩＯ要求が
所定時間の経過にもかかわらず完了しない、あるいはＩ
ＯＰ２０からのＰＣＩ制御部からの異常報告を受信した
等、所定の条件が満たされた場合にＩＯＰ２０の故障を
認識し、代替処理部１２に対してＩＯＰ２０の故障を通
知する。代替処理部１２はＩＯＰ２０の故障通知を受け
ると、ＨＳＩＯ部３０を介してＲＳＩ切り替え部４０に
対して、運用回線をＲＳＩ信号線１０２からＲＳＩ信号
線１０１に切り替えるよう指示し、以後代替処理部１２
はエラーとなった処理をＨＳＩＯ部３０及びＲＳＩ切り
替え部４０を介してＩＯＰ２０に通知する。
【００２０】なお、このＩＯＰ障害認識部１１及び代替
処理部１２はハードウェアで構成したり、又はＨＣＰＵ
１０の動作的なソフトウェアで構成してもよく、ＩＯＰ
２０のＰＣＩ制御部の故障を検出し、ＩＯＰ２０に通知
する機能を有しておればよい。また、ＨＳＩＯ部３０は
ＰＣＩバス１００のデータをシリアルデータに変換し、
ＲＳＩ切り替え部４０では、通常はＲＳ−２３２−Ｃ用
に外部のＩＯ機器のＲＳ−２３２−Ｃ端子に接続されて
制御しているが、ＩＯＰ２０のＰＣＩ制御部の故障に基
いて出力されたデータによって本ＩＯＰ２０側に切り替
えて、ＨＳＩＯ部３０のシリアルデータ出力をＲＳＩ切
り替え部２５に出力する。
処理部１２はハードウェアで構成したり、又はＨＣＰＵ
１０の動作的なソフトウェアで構成してもよく、ＩＯＰ
２０のＰＣＩ制御部の故障を検出し、ＩＯＰ２０に通知
する機能を有しておればよい。また、ＨＳＩＯ部３０は
ＰＣＩバス１００のデータをシリアルデータに変換し、
ＲＳＩ切り替え部４０では、通常はＲＳ−２３２−Ｃ用
に外部のＩＯ機器のＲＳ−２３２−Ｃ端子に接続されて
制御しているが、ＩＯＰ２０のＰＣＩ制御部の故障に基
いて出力されたデータによって本ＩＯＰ２０側に切り替
えて、ＨＳＩＯ部３０のシリアルデータ出力をＲＳＩ切
り替え部２５に出力する。
【００２１】一方、ＩＯＰ２０のＲＳＩ切り替え部２５
は、デバグ評価時以外は図示されない手動スイッチによ
り、ホスト代替用ＲＳＩ信号線１０１を有効とするよう
に設定されているので、ＨＣＰＵ１０のＲＳＩ切り替え
部４０から出力された信号は、ＬＳＩＯ部２４を介して
ＬＣＰＵ２１に通知される。ＬＳＩＯ部２４はシリアル
インターフェースの制御を行い、パラレル信号に変換し
てＬＣＰＵ２１に通知し、ＬＣＰＵ２１はＰＣＩバス２
００を介して入出力デバイスに通知する。
は、デバグ評価時以外は図示されない手動スイッチによ
り、ホスト代替用ＲＳＩ信号線１０１を有効とするよう
に設定されているので、ＨＣＰＵ１０のＲＳＩ切り替え
部４０から出力された信号は、ＬＳＩＯ部２４を介して
ＬＣＰＵ２１に通知される。ＬＳＩＯ部２４はシリアル
インターフェースの制御を行い、パラレル信号に変換し
てＬＣＰＵ２１に通知し、ＬＣＰＵ２１はＰＣＩバス２
００を介して入出力デバイスに通知する。
【００２２】従って、本発明の情報処理システム１で
は、ＩＯＰ２０のＰＣＩ制御部の故障をＨＣＰＵ１０の
ＩＯＰ障害認識部１１が検出した場合は、前記のとおり
ＰＣＩバス１００とＨＳＩＯ３０、ＲＳＩ切り替え部４
０という代替パスが確立され、ＨＣＰＵ１０は当該代替
パスを介してＩＯ機器への制御とデータ送受の処理を続
行できる。
は、ＩＯＰ２０のＰＣＩ制御部の故障をＨＣＰＵ１０の
ＩＯＰ障害認識部１１が検出した場合は、前記のとおり
ＰＣＩバス１００とＨＳＩＯ３０、ＲＳＩ切り替え部４
０という代替パスが確立され、ＨＣＰＵ１０は当該代替
パスを介してＩＯ機器への制御とデータ送受の処理を続
行できる。
【００２３】なお、上記実施形態では、ホストＣＰＵと
ＩＯＰとの接続、及びＩＯＰとＩＯコントローラボード
との接続をＰＣＩバスを通して接続しているが、ＰＣＩ
バスばかりでなく、ＩＳＡバス（Industry Standard Ar
chitecture Bus: AT Bus）やＥＩＳＡバス（Extended I
ndustry Standard Architecture Bus）、ビデオ・コン
トローラ用のＶＬ−Ｂｕｓ、ＧＰＩＢバス等であっても
よく、ホストＣＰＵ内にＩＯＰ内のローカルＣＰＵのバ
ス制御部の故障を検出するＩＯＰ障害認識部と代替処理
部とＲＳＩ切り替え部とを備えておけば、各バスの構成
が異なっていても、本発明を適用することができる。
ＩＯＰとの接続、及びＩＯＰとＩＯコントローラボード
との接続をＰＣＩバスを通して接続しているが、ＰＣＩ
バスばかりでなく、ＩＳＡバス（Industry Standard Ar
chitecture Bus: AT Bus）やＥＩＳＡバス（Extended I
ndustry Standard Architecture Bus）、ビデオ・コン
トローラ用のＶＬ−Ｂｕｓ、ＧＰＩＢバス等であっても
よく、ホストＣＰＵ内にＩＯＰ内のローカルＣＰＵのバ
ス制御部の故障を検出するＩＯＰ障害認識部と代替処理
部とＲＳＩ切り替え部とを備えておけば、各バスの構成
が異なっていても、本発明を適用することができる。
【００２４】又、上記実施形態では、ＩＯＰ２０のＰＣ
Ｉ制御部の故障について説明したが、ＰＣＩ制御部に限
らず、シリアルインタフェースＩＯプロセサのホストＣ
ＰＵとの運用インタフェース制御部が故障した場合にも
対応できる。
Ｉ制御部の故障について説明したが、ＰＣＩ制御部に限
らず、シリアルインタフェースＩＯプロセサのホストＣ
ＰＵとの運用インタフェース制御部が故障した場合にも
対応できる。
【００２５】さらに、上記ＩＯコントローラボード５０
〜７０に接続されるＩＯ機器には、プリンタ、イメージ
スキャナ、ファクシミリ、デジタルカメラ、ハードディ
スク、ＭＯＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ，−ＲＡＭな
ど、特にＳＣＳＩコントローラやＬＡＮ、ＲＡＩＤコン
トローラ等、多数種類が予定されている。
〜７０に接続されるＩＯ機器には、プリンタ、イメージ
スキャナ、ファクシミリ、デジタルカメラ、ハードディ
スク、ＭＯＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ，−ＲＡＭな
ど、特にＳＣＳＩコントローラやＬＡＮ、ＲＡＩＤコン
トローラ等、多数種類が予定されている。
【００２６】
【発明の効果】本発明によれば、インテリジェンスＩＯ
プロセッサ（ＩＯＰ）のＰＣＩ制御部が故障した場合で
も、代替パスを使用してホストＣＰＵが要求するＩＯ処
理を続行でき、システムの稼動性を高めることができ
る。
プロセッサ（ＩＯＰ）のＰＣＩ制御部が故障した場合で
も、代替パスを使用してホストＣＰＵが要求するＩＯ処
理を続行でき、システムの稼動性を高めることができ
る。
【００２７】また、ホストＣＰＵにおいても、インテリ
ジェンスＩＯプロセッサ（ＩＯＰ）の運用インタフェー
ス制御部が故障したとしても、指示したデータの再送の
必要がなく、効率よく信号データ処理が実行され得る。
ジェンスＩＯプロセッサ（ＩＯＰ）の運用インタフェー
ス制御部が故障したとしても、指示したデータの再送の
必要がなく、効率よく信号データ処理が実行され得る。
【図面の簡単な説明】
【図１】本発明による情報処理システムのブロック図で
ある。
ある。
１０ ホストＣＰＵ １１ ＩＯＰ障害認識部 １２ 代替処理部 ２０ ＩＯＰ ２１ ＬＣＰＵ ２２ ローカルメモリ ２３ ＲＯＭ ２４ ＬＳＩＯ部 ２５ ＲＳＩ切替部 ３０ ＨＳＩＯ ４０ ＲＳＩ切替部 ５０，６０，７０ ＩＯコントローラボード １００，２００ ＰＣＩバス １０１ ホスト代替用ＲＳＩ信号線 １０２ ＲＳＩ信号線 １０３ デバグ用ＲＳＩ信号線
Claims (7)
- 【請求項１】 ホストＣＰＵから第１のパラレルバスを
介してインテリジェントＩＯプロセサを接続し、前記イ
ンテリジェントＩＯプロセサから第２のパラレルバスを
介してＩ／Ｏ機器を制御する情報処理システムにおい
て、 前記インテリジェントＩＯプロセサと並列接続して前記
第１のパラレルバスからシリアルデータに変換するシリ
アルＩＯ部と、該シリアルＩＯ部に接続される前記イン
テリジェントＩＯプロセサのシリアルデータ入出力部
と、を有することを特徴とする情報処理システム。 - 【請求項２】 前記シリアルＩＯ部は前記シリアルデー
タを外部機器と前記インテリジェントＩＯプロセサのシ
リアルデータ入出力部とに選択切り替える第１のシリア
ルデータ切り替え部を含み、前記シリアルデータ入出力
部は前記シリアルデータとデバッグ用シリアルデータと
を選択切り替える第１のシリアルデータ切り替え部を含
むことを特徴とする請求項１に記載の情報処理システ
ム。 - 【請求項３】 前記ホストＣＰＵは、前記前記インテリ
ジェントＩＯプロセサの前記第１のパラレルバスに対応
するパラレルデータインターフェースの障害を検出する
障害認識部と、該障害認識部の障害検出に従って代替え
処理を行う代替処理部とを備えたことを特徴とする請求
項１又は２に記載の情報処理システム。 - 【請求項４】 前記障害認識部は、前記ホストＣＰＵが
前記インテリジェントＩＯプロセサに対して指示したＩ
Ｏ要求が所定時間の経過にもかかわらず完了しないと
き、あるいは前記インテリジェントＩＯプロセサからの
前記第１のパラレルバス制御部からの異常報告を受信し
たときに、前記パラレルデータインターフェースの障害
と認識することを特徴とする請求項３に記載の情報処理
システム。 - 【請求項５】 ホストＣＰＵから第１のパラレルバスを
介してインテリジェントＩＯプロセサを接続し、前記イ
ンテリジェントＩＯプロセサから第２のパラレルバスを
介してＩ／Ｏ機器を制御する情報処理システムにおい
て、 前記第１のパラレルバスからシリアルデータに変換する
シリアルＩＯ部と、該シリアルＩＯ部に接続される前記
シリアルデータを外部ＩＯ機器と前記インテリジェント
ＩＯプロセサとへの供給を切り替える切り替え部と、前
記インテリジェントＩＯプロセサ内に前記切り替え部側
と外部のデバッグプロセッサ側とのデータの送受を切り
替えるローカル切り替え部と、を備えたことを特徴とす
る情報処理システム。 - 【請求項６】 前記ホストＣＰＵは、前記前記インテリ
ジェントＩＯプロセサの前記第１のパラレルバスに対応
するパラレルデータインターフェースの障害を検出する
障害認識部と、該障害認識部の障害検出に従って代替え
処理を行う代替処理部とを備えたことを特徴とする請求
項５に記載の情報処理システム。 - 【請求項７】 前記第１及び第２のパラレルバスはＰＣ
Ｉバスであり、前記シリアルデータはＲＳ−２３２−Ｃ
用データであることを特徴とする請求項１乃至６のいず
れか１項に記載の情報処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10061206A JPH11259378A (ja) | 1998-03-12 | 1998-03-12 | 情報処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10061206A JPH11259378A (ja) | 1998-03-12 | 1998-03-12 | 情報処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11259378A true JPH11259378A (ja) | 1999-09-24 |
Family
ID=13164494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10061206A Pending JPH11259378A (ja) | 1998-03-12 | 1998-03-12 | 情報処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11259378A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014003364A (ja) * | 2012-06-15 | 2014-01-09 | Toshiba Corp | 通信装置および通信方法 |
-
1998
- 1998-03-12 JP JP10061206A patent/JPH11259378A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014003364A (ja) * | 2012-06-15 | 2014-01-09 | Toshiba Corp | 通信装置および通信方法 |
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