JPH08263102A - Ｃｐｕの異常監視装置 - Google Patents

Abstract

(57)【要約】 【構成】二重化されたＣＰＵの異常監視装置において、
メイン系回路１のプログラムは、フェイルセーフ系回路
２にパルス信号を送信し、フェイルセーフ系回路２は、
プログラムによって前記のパルス信号を常時監視し、所
定時間内にパルス信号が受信されないときに、異常信号
を出力する。また、フェイルセーフ系回路２のプログラ
ムは、メイン系回路１にパルス信号を送信し、メイン系
回路１は、プログラムによって前記のパルス信号を常時
監視し、所定時間内にパルス信号が受信されないとき
に、異常信号を出力する。 【効果】ハードウェアである監視手段が故障していて
も、二重化されたＣＰＵのプログラムの異常を検出し、
異常信号を外部に出力することができ、装置の信頼性を
向上することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、プログラムの異常動作
を監視するＣＰＵの異常監視装置に関するものである。

【０００２】

【従来の技術】ＣＰＵを用いた回路には、プログラムの
動作を常時監視し、プログラムの暴走や異常停止を検出
する監視回路が備えられる。この監視回路には、プログ
ラムが異常な処理に陥ったことをＣＰＵからのパルス信
号によって検出するウォッチドッグタイマがよく用いら
れる。これによって、監視回路は、例えばＣＰＵをリセ
ットしたり、外部装置に異常通知を出力したりする。

【０００３】ウォッチドッグタイマとは、タイマの一種
であって、具体的には、プログラムが正常に処理を行っ
ている場合は、一定時間毎にＣＰＵからの命令によって
リセットされ、もし一定時間を経過してもリセットされ
ない場合には、所定の出力（例えばタイムアップ信号）
を発生する、ハードウェア回路である。ところで、例え
ば受配電設備におけるディジタル保護リレーにおいて
は、系統状況を常時監視し、地絡または短絡故障などが
起これば、直ちにこれを検出して故障区間を特定し、す
みやかに系統から異常の原因を除去するようにしゃ断命
令を送ることは、重要な責務である。

【０００４】図５に、このディジタル保護リレーの異常
監視に関するＣＰＵ回路のブロック構成図を示す。図５
によると、本回路は、制御の中心となるＣＰＵ３ａ、プ
ログラムを格納するＲＯＭ５ａ、しゃ断命令を接点信号
として出力するトリップ信号出力回路４ａ、ＣＰＵ３ａ
の動作監視を行うウォッチドッグタイマ７ａ、外部へ異
常信号を出力する異常信号出力回路８ａなどによって構
成される。

【０００５】トリップ信号出力回路４ａの出力は、トリ
ップ出力するための補助リレー（図示せず）に接続さ
れ、異常信号出力回路８ａの出力は、外部へ警報出力す
るための外部の補助リレー（図示せず）に接続される。
次に、本回路の動作を簡単に説明する。ＣＰＵ３ａで
は、ＲＯＭ５ａに格納されたプログラムにより、系統の
配電状況を常時、監視（例えば、母線につながれた零相
電圧検出器からの電圧値により監視する。）し、系統内
で故障が発生したと認識した場合、トリップ信号出力回
路４ａに系統故障信号を送信する。トリップ信号出力回
路４ａは、ＣＰＵ３ａからその信号をうけ、瞬時または
一定時間後に回路内に設けられた接点出力により補助リ
レー（図示せず）を動作させる。この補助リレーにより
しゃ断器（図示せず）が開かれる。

【０００６】また、ＣＰＵ３ａは、ウォッチドッグタイ
マ７ａに一定周期のパルス信号を送信する。ウォッチド
ッグタイマ７ａは、そのパルス信号を自身のリセット信
号として受け、一定時間内にこのリセット信号が受信さ
れないと、後段の異常信号出力回路８ａに異常信号を送
信する。このようにして、ＣＰＵ３ａは、常時その動作
をウォッチドッグタイマ７ａによって監視される。ＣＰ
Ｕ３ａから出力される一定周期のパルス信号出力は、Ｃ
ＰＵ３ａのＲＯＭ５ａに格納されたプログラムによっ
て、生成され出力されるものである。上記のパルス信号
出力機能は、ハードウェアの構成要素ではないため、同
図には点線枠で示した。

【０００７】いま、プログラムに暴走、停止などがおこ
るとＣＰＵ３ａからは、ウォッチドッグタイマ７ａに対
して一定周期のパルス信号を送ることが不可能になる。
よって、ウォッチドッグタイマ７ａは、異常信号出力回
路８ａにタイムアップ信号として異常信号を出力する。
異常信号出力回路８ａは、その信号をうけると、瞬時に
リレー接点を閉じ、外部の補助リレー（図示せず）を動
作させ、異常の表示または通報を行う。

【０００８】ところで、ディジタル保護リレーでは、系
統故障時にしゃ断命令をだすことの他に、本来、正常な
配電系統において回路の誤動作により、誤って電力供給
をしゃ断してしまうことを、未然に防ぐことも必要であ
る。そのため、ディジタル保護リレーの回路構成は、そ
の誤動作を防止するため、図５に示した回路構成と同じ
構成の回路を複数系統備え、いわゆる二重化構造を有し
ている（図６参照）。そして、しゃ断器へのトリップ出
力は、二重化された双方の回路のトリップ信号出力接点
２２ａ及び２２ｂのＡＮＤ条件により行うことにしてい
る。こうすることにより、たとえ一方の回路が誤動作し
ても、他方の回路動作が正常な限り、トリップ出力はさ
れないことになる。

【０００９】また、同図によると、上述のウォッチドッ
グタイマによる監視回路も、二重化されており、二重化
された双方の回路の異常信号出力接点８ａ及び８ｂをＯ
Ｒ条件でもつことにより、外部に警報出力することにし
ている。すなわち、双方の回路のうち、どちらか一方の
プログラムに異常が発生したときに、外部に異常の表示
または通報をする。このように、トリップ出力のＡＮＤ
条件とは違い、ＯＲ条件で出力する理由は、回路の異常
をいちはやく使用者に知らせ、故障箇所の保守を迅速に
実施するためである。

【００１０】

【発明が解決しようとする課題】ところで、図５のディ
ジタル保護リレーの回路構成において、ウォッチドッグ
タイマ７ａ自体が故障すると、ＣＰＵ３ａのパルス信号
出力機能６ａからパルス信号が出力されてもウォッチド
ッグタイマ７ａのタイムアップ信号が出力されないた
め、外部にはこの故障による警報表示などは出力されな
い。したがって、ウォッチドッグタイマ７ａが故障した
ことを使用者に認識されずにそのまま運用されることに
なる。

【００１１】さらに、故障した系でプログラムの暴走、
停止などの異常がおきた場合、本来、異常出力するはず
であったウォッチドッグタイマ７ａが故障しているた
め、外部に警報表示されず、当然プログラムの不具合に
よる異常も出力されないことになる。このような状態
で、配電系統に故障が発生すると、しゃ断器へはトリッ
プ出力信号が送信されなくなる。これでは、いくら回路
構成を二重化にしてもトリップ出力の補助リレーへの接
点出力をＡＮＤ条件にしているため、系統故障の検出は
不可能である。したがって、しゃ断器が動作しないこと
になり、設備の管理に支障をきたし信頼性の低下につな
がっていた。

【００１２】そこで、本発明の目的は、二重化された回
路構成において、プログラムによるウォッチドッグタイ
マ機能を備え、互いに他方の回路が出力した信号によ
り、プログラムの異常を監視し、信頼性を向上させたＣ
ＰＵの異常監視システムを提供することである。

【００１３】

【課題を解決するための手段】本発明は、プログラムを
記憶する記憶手段と、前記記憶手段によって記憶された
プログラムに基づいて、パルス信号を繰返し作成し出力
する信号作成手段と、前記信号作成手段によって出力さ
れる前記パルス信号を常時監視し、予め設定された一定
時間内に前記パルス信号が出力されないときに外部へ異
常信号を出力する監視手段からなる各手段を二重に備え
たＣＰＵの異常監視装置において、一方のＣＰＵに備え
られ、前記記憶手段によって記憶されたプログラムに基
づいて、パルス信号を作成し出力する信号作成手段によ
ってパルス信号を繰返し作成し、他方のＣＰＵに出力す
る第三信号作成手段と、他方のＣＰＵに備えられ、前記
記憶手段によって記憶されたプログラムに基づいて、パ
ルス信号を繰返し作成し出力する信号作成手段によって
パルス信号を作成し、一方のＣＰＵに出力する第四信号
作成手段と、一方のＣＰＵに備えられ、前記第四信号作
成手段によって出力される、前記パルス信号を入力し、
前記パルス信号を常時監視し、予め設定された一定時間
内に前記パルス信号が出力されないときに外部へ異常信
号を出力する第三監視手段と、他方のＣＰＵに備えら
れ、前記第三信号作成手段によって出力される、前記パ
ルス信号を入力し、前記パルス信号を常時監視し、予め
設定された一定時間内に前記パルス信号が出力されない
ときに外部へ異常信号を出力する第四監視手段と、を備
えたことを特徴とするものである（請求項１）。

【００１４】また、前記の二重に構成された各監視手段
によって出力される異常信号と、前記第三監視手段及び
前記第四監視手段によって出力される異常信号との論理
和をとるＯＲ回路を備えてもよい（請求項２）。さら
に、前記第三監視手段及び前記第四監視手段が、それぞ
れソフトウェアによって構成されてもよい（請求項
３）。

【００１５】

【作用】前記の構成によれば、二重化されたＣＰＵの異
常監視回路において、一方の回路の記憶手段によって記
憶されたプログラムによって、他方の回路のＣＰＵに一
定周期のパルス信号を送信する。他方の回路のＣＰＵ
は、記憶手段によって記憶されたプログラムによって、
前記のパルス信号を常時監視し、予め設定された時間内
にパルス信号が受信されないときには、その外部に異常
信号を出力する。

【００１６】また、他方の回路の記憶手段によって記憶
されたプログラムによって、一方の回路のＣＰＵに一定
周期のパルス信号を送信する。一方の回路のＣＰＵは、
記憶手段によって記憶されたプログラムによって、前記
のパルス信号を常時監視し、予め設定された時間内にパ
ルス信号が受信されないときには、その外部に異常信号
を出力する。そして、上記の異常信号を一つのＯＲ回路
に入力し、一つの異常信号として外部に出力する。

【００１７】このように、二重化されたＣＰＵの異常監
視回路で互いにプログラムで作成された監視手段によっ
てプログラムの動作を監視することにより、ハードウェ
アで構成された監視手段が故障しても、外部に異常警報
信号を出力することができる。

【００１８】

【実施例】以下に、本発明の実施例を、添付図面を参照
して詳細に説明する。図１は、本発明の一実施例にかか
るディジタル保護リレーの異常監視装置のブロック構成
図である。図１によると、本異常監視回路は、回路構成
が同様であるメイン系回路１及びフェイルセーフ系回路
２で二重化されている。

【００１９】メイン系回路１は、制御の中心となるＣＰ
Ｕ３ａ、プログラムを格納するＲＯＭ５ａ、しゃ断命令
を出力するためのトリップ信号出力回路４ａ、ＣＰＵ３
ａからのリセット信号により動作するウォッチドッグタ
イマ７ａ、外部へ異常信号を送信する異常信号出力回路
８ａによって構成される。さらに、本発明の特徴であ
る、ＲＯＭ５ａに格納されたプログラムは、ウォッチド
ッグタイマ７ａに一定周期のパルス信号を出力するパル
ス信号出力機能６ａの他に、フェイルセーフ系回路２の
ＣＰＵ３ｂに出力する一定周期のパルス信号を出力する
パルス信号出力機能９ａ、ウォッチドッグタイマ機能１
１ａをプログラム中に有する（これらの機能は、ハード
ウェアの構成要素でないため、同図のＣＰＵ３ａ内に特
に点線枠で示す。）。

【００２０】また、本回路は、パルス信号をフェイルセ
ーフ系回路２のＣＰＵ３ｂに送信するための接点出力回
路１０ａ、フェイルセーフ系回路２のＣＰＵ３ｂからパ
ルス信号を受信するための接点入力回路１２ａをもつ。
フェイルセーフ系回路２は、メイン系回路１と同様の回
路構成であるため、説明を省略する。

【００２１】次に、本回路の動作を説明する。メイン系
回路１のＣＰＵ３ａでは、ＲＯＭ５ａに格納されたプロ
グラムにより、系統の配電状況を監視（例えば、母線に
つながれた零相電圧検出器からの電圧値を常時、監視す
る。）し、例えば系統内で故障が発生したと認識した場
合、トリップ信号出力回路４ａにその系統故障信号を送
信する。トリップ信号出力回路４ａは、ＣＰＵ３ａから
の異常信号をうけ、瞬時に接点出力を外部に備えられた
後述する補助リレーに出力する。

【００２２】一方、フェイルセーフ系回路２のＣＰＵ３
ｂも、系統内で故障が発生したと認識した場合、メイン
系回路１と同様に外部の補助リレーに接点出力を出力す
る。前述の補助リレーとトリップ信号出力回路４ａの、
内部回路構成を図２に示す。補助リレー２１は、トリッ
プ信号出力回路４ａのトリップ信号出力接点２２ａと、
トリップ信号出力回路４ｂのトリップ信号出力接点２２
ｂとの、ＡＮＤ条件でトリップ出力として、しゃ断命令
を出力する。すなわち、上記の構成は、二重化されたメ
イン系回路１及びフェイルセーフ系回路２の誤動作を防
止する役目を担う。

【００２３】図１にもどり、ＣＰＵ３ａは、ウォッチド
ッグタイマ７ａにパルス信号出力機能６ａによって一定
周期のパルス信号を送信する。このＣＰＵ３ａから出力
される一定周期のパルス信号出力は、ＣＰＵ３ａのＲＯ
Ｍ５ａに格納されたプログラムによって、生成され出力
されるものである。ウォッチドッグタイマ７ａは、その
パルス信号を自身のリセット信号として受け、一定時間
内にこのリセット信号が受信されないと、後段の異常信
号出力回路８ａに異常信号を送信する。このようにし
て、ＣＰＵ３ａは、常時その動作をウォッチドッグタイ
マ７ａによって監視される。

【００２４】また、メイン系回路１のＲＯＭ５ａに格納
されたプログラムによって生成された、一定周期のパル
ス信号を出力するパルス信号出力機能９ａにより、無電
圧接点を出力する接点出力回路１０ａと、フェイルセー
フ系回路２の接点入力回路１２ｂを経由してフェイルセ
ーフ系回路２のウォッチドッグタイマ機能１１ｂにリセ
ット信号が送信される。ウォッチドッグタイマ機能１１
ａは、タイムアップ信号を異常信号出力回路８ａに送信
する。異常信号出力回路８ａはこの異常信号をうけ、接
点出力を後述する、外部の補助リレーへ送信する。

【００２５】また、同様に、フェイルセーフ系回路２の
プログラムのパルス信号出力機能９ｂによって、接点出
力回路１０ｂと、メイン系回路１の接点入力回路１２ａ
を経由して、メイン系回路１のウォッチドッグタイマ機
能１１ａにリセット信号が送信される。ウォッチドッグ
タイマ機能１１ｂは、タイムアップ信号を異常信号出力
回路８ｂに送信する。異常信号出力回路８ｂはこの異常
信号をうけ、接点出力を後述する、外部の補助リレーへ
送信する。

【００２６】この補助リレーと異常信号出力回路８ａ
の、内部回路構成を図３に示す。補助リレー３１は、メ
イン系回路１の異常信号出力回路８ａに設けられたウォ
ッチドッグタイマ７ａからの異常信号で動作する異常信
号出力接点３２ａ、ウォッチドッグタイマ機能１１ａか
らの異常信号で動作する異常信号出力接点３３ａ、フェ
イルセーフ系回路２の異常信号出力回路８ｂに設けられ
たウォッチドッグタイマ７ｂからの異常信号で動作する
異常信号出力接点３２ｂ、及びウォッチドッグタイマ機
能１１ｂからの異常信号で動作する異常信号出力接点３
３ｂとの、ＯＲ条件で警報出力として外部に出力する。
したがって、これらのウォッチドッグタイマのうち、い
ずれか一つでも、プログラムの異常を検出したときに警
報出力される。

【００２７】以上の回路構成において、例えば、メイン
系回路１のプログラムが暴走したとすると、メイン系回
路１のウォッチドッグタイマ７ａではその異常の検出
は、明らかに可能であるが、たとえ、このウォッチドッ
グタイマ７ａがハードウェア的な故障をしていても、メ
イン系回路１のパルス信号出力機能９ａからパルス信号
が出力されないため、フェイルセーフ系回路２のプログ
ラムによるウォッチドッグタイマ機能１１ｂによって、
異常を検出することができる。

【００２８】同様に、フェイルセーフ系回路２のウォッ
チドッグタイマ７ｂが故障したときには、フェイルセー
フ系回路２のプログラムが暴走しても、メイン系回路１
のウォッチドッグタイマ機能１１ａで異常を検出するこ
とができる。このように、メイン系回路１とフェイルセ
ーフ系回路２のウォッチドッグタイマ機能１１ａ及び１
１ｂは、お互いに相手側のプログラムで生成されたパル
ス信号出力機能９ａ及び９ｂによってリセットされ、い
ずれかのウォッチドッグタイマ機能１１ａ及び１１ｂが
予め設定された一定時間内にリセットされなければ、異
常信号出力回路８ａ及び８ｂに異常信号を送信する。

【００２９】このような構成にすると、ハードウェアの
ウォッチドッグタイマ７ａが故障し、その系のプログラ
ムの暴走、停止がおこっても、その異常は、他方のウォ
ッチドッグタイマ１１ｂにより監視されているため、容
易にその異常を検出でき、異常信号を出力することがで
きる。また、本実施例では、メイン系回路１及びフェイ
ルセーフ系回路２間の接点入力回路１２ａ，１２ｂ及び
接点出力回路１０ａ，１０ｂ間の信号形態は接点入出力
としたが、図４に示すようにフォトカプラ回路で構成し
ても構わない。この場合は、特に一定周期のパルス信号
であるロジック信号を送信しているので、ノイズ、サー
ジの影響を受けやすいことから、同図に示すフォトカプ
ラ回路が望ましい。

【００３０】また、ハードウェアの回路で構成されるウ
ォッチドッグタイマ７ａ及び７ｂは、本実施例で示した
ウォッチドッグタイマ機能１１ａ及び１１ｂのように、
ＲＯＭ５ａ及び５ｂに格納されたプログラムによって作
成してもよい。その他、本発明の要旨を変更しない範囲
で、種々の変更を施すことが可能である。

【００３１】

【発明の効果】以上のように、請求項１または２のＣＰ
Ｕの異常監視装置によれば、二重化された双方の回路に
プログラムによる監視手段機能を備え、互いに他方のＣ
ＰＵからそのリセット信号を受信することにより、ハー
ドウェアである監視手段が故障していても、相手側のプ
ログラムの異常を検出し、異常信号を外部に出力するこ
とができ、装置の信頼性を向上することができる。

【００３２】また、請求項３のＣＰＵの異常監視装置に
よれば、監視手段をソフトウェアで構成することで、ハ
ードウェアが不要となり、構成が容易になる。

【図面の簡単な説明】

【図１】本発明の一実施例にかかる異常監視装置のブロ
ック構成図である。

【図２】トリップ出力用の補助リレー２１と、トリップ
信号出力回路４ａ及び４ｂの回路図である。

【図３】警報出力用の補助リレー３１と、異常信号出力
回路８ａ及び８ｂの回路図である。

【図４】その他の実施例にかかるメイン系回路１、フェ
イルセーフ系回路２間のパルス信号入出力回路図であ
る。

【図５】従来の異常監視装置のブロック構成図である。

【図６】従来の二重化構造を示した異常監視装置のブロ
ック構成図である。

【符号の説明】

１ メイン系回路 ２ フェイルセーフ系回路 ３ａ， ３ｂ ＣＰＵ ５ａ， ５ｂ ＲＯＭ ６ａ， ６ｂ パルス信号出力機能 ７ａ， ７ｂ ウォッチドッグタイマ ９ａ， ９ｂ パルス信号出力機能 １０ａ，１０ｂ 接点出力回路 １１ａ，１１ｂ ウォッチドッグタイマ機能 １２ａ，１２ｂ 接点入力回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】プログラムを記憶する記憶手段と、前記記
   憶手段によって記憶されたプログラムに基づいて、パル
   ス信号を繰返し作成し出力する信号作成手段と、前記信
   号作成手段によって出力される前記パルス信号を常時監
   視し、予め設定された一定時間内に前記パルス信号が出
   力されないときに外部へ異常信号を出力する監視手段と
   からなる各手段を二重に備えたＣＰＵの異常監視装置に
   おいて、 一方のＣＰＵに備えられ、前記記憶手段によって記憶さ
   れたプログラムに基づいて、パルス信号を繰返し作成し
   出力する信号作成手段によってパルス信号を作成し、他
   方のＣＰＵに出力する第三信号作成手段と、 他方のＣＰＵに備えられ、前記記憶手段によって記憶さ
   れたプログラムに基づいて、パルス信号を繰返し作成し
   出力する信号作成手段によってパルス信号を作成し、一
   方のＣＰＵに出力する第四信号作成手段と、 一方のＣＰＵに備えられ、前記第四信号作成手段によっ
   て出力される、前記パルス信号を入力し、前記パルス信
   号を常時監視し、予め設定された一定時間内に前記パル
   ス信号が出力されないときに外部へ異常信号を出力する
   第三監視手段と、 他方のＣＰＵに備えられ、前記第三信号作成手段によっ
   て出力される、前記パルス信号を入力し、前記パルス信
   号を常時監視し、予め設定された一定時間内に前記パル
   ス信号が出力されないときに外部へ異常信号を出力する
   第四監視手段と、を備えたことを特徴とするＣＰＵの異
   常監視装置。
2. 【請求項２】前記の二重に構成された各監視手段によっ
   て出力される異常信号と、前記第三監視手段及び前記第
   四監視手段によって出力される異常信号と、の論理和を
   とるＯＲ回路を備えることを特徴とする、請求項１に記
   載のＣＰＵの異常監視装置。
3. 【請求項３】前記第三監視手段及び前記第四監視手段
   が、それぞれソフトウェアによって構成されることを特
   徴とする、請求項１または２に記載のＣＰＵの異常監視
   装置。