JPH08255905A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08255905A JPH08255905A JP5785095A JP5785095A JPH08255905A JP H08255905 A JPH08255905 A JP H08255905A JP 5785095 A JP5785095 A JP 5785095A JP 5785095 A JP5785095 A JP 5785095A JP H08255905 A JPH08255905 A JP H08255905A
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Abstract
(57)【要約】
【目的】絶縁破壊耐性が高く、かつ、膜中トラップ密度
の低い良質なゲート酸化膜を形成する。 【構成】シリコン層の表面を温度８５０〜１１５０℃の
酸化性雰囲気中で高温酸化した後、引続き温度７００〜
８００℃の低温水素酸素燃焼酸化を行い熱酸化膜を形成
することにより、膜中トラップ密度が低い特性と絶縁破
壊耐性の高い特性を共有する良質なゲート酸化膜を形成
することができる。
の低い良質なゲート酸化膜を形成する。 【構成】シリコン層の表面を温度８５０〜１１５０℃の
酸化性雰囲気中で高温酸化した後、引続き温度７００〜
８００℃の低温水素酸素燃焼酸化を行い熱酸化膜を形成
することにより、膜中トラップ密度が低い特性と絶縁破
壊耐性の高い特性を共有する良質なゲート酸化膜を形成
することができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特にゲート酸化膜の形成方法に関する。
に関し、特にゲート酸化膜の形成方法に関する。
【０００２】
【従来の技術】シリコン基板あるいは多結晶シリコン膜
（以下、ポリシリコン膜と記す）の表面を露出させた半
導体ウェハーを酸化炉に挿入して酸化雰囲気中で熱処理
することにより、シリコン基板あるいはポリシリコン膜
の表面に熱酸化膜を形成する方法として処理温度と入出
炉温度が等しいノンランピング法と、処理温度よりも入
出炉温度を低く設定し、炉内挿入完了後に処理温度まで
昇温して酸化処理した後再び入出炉温度まで降温し出炉
するランピング法の２種類が知られている。
（以下、ポリシリコン膜と記す）の表面を露出させた半
導体ウェハーを酸化炉に挿入して酸化雰囲気中で熱処理
することにより、シリコン基板あるいはポリシリコン膜
の表面に熱酸化膜を形成する方法として処理温度と入出
炉温度が等しいノンランピング法と、処理温度よりも入
出炉温度を低く設定し、炉内挿入完了後に処理温度まで
昇温して酸化処理した後再び入出炉温度まで降温し出炉
するランピング法の２種類が知られている。
【０００３】近年、デバイスの微細化及び半導体ウェハ
ーの大口径化が進むに従い、炉内熱履歴差の低減、半導
体ウェハーに対する熱ストレスの低減を目的として、後
者のランピング法を採用するケース（特開昭６３−１１
１６７０号公報参照）が増えている。
ーの大口径化が進むに従い、炉内熱履歴差の低減、半導
体ウェハーに対する熱ストレスの低減を目的として、後
者のランピング法を採用するケース（特開昭６３−１１
１６７０号公報参照）が増えている。
【０００４】図４は従来の半導体装置の製造方法の一例
を説明するための酸化処理温度のプログラムを示す図で
ある。
を説明するための酸化処理温度のプログラムを示す図で
ある。
【０００５】図４に示すように、時刻ｔ0 で酸化炉内に
挿入された半導体ウェハーは、時刻ｔ1 までに酸化炉の
初期温度Ｔ1 まで昇温される。９００℃処理の場合、初
期温度Ｔ1 は７００〜８５０℃に設定されることが多
い。次に、時刻ｔ2 から時刻ｔ3 まで半導体ウェハーを
更に昇温して、酸化処理温度Ｔ2 （ここでは９００℃）
まで温度を上昇させる。ここで、ｔ0 からｔ3 までの期
間においては、窒化防止のため１％程度の酸素を含んだ
窒素からなる不活性雰囲気中に保持される。酸化処理温
度Ｔ2 （９００℃）に達したところで、例えば水素・酸
素燃焼によりシリコン基板あるいはポリシリコン膜の表
面を酸化しゲート酸化膜を形成する。水素２０ＳＬＭ，
酸素２０ＳＬＭで酸化膜厚１０ｎｍを形成するのに必要
な酸化時間は約４〜５分である。時刻ｔ3 から時刻ｔ4
までの期間で酸化処理した半導体ウェハーは時刻ｔ4 〜
ｔ5 にかけて降温し、酸化炉の初期温度Ｔ1 まで戻した
後、時刻ｔ6 で炉外に取り出す。ここで、酸化処理終了
後の時刻ｔ4 から炉外に取り出すまでの期間は、時刻ｔ
0 からｔ3 までと同じく微量の酸素を含む窒素雰囲気中
で処理される。
挿入された半導体ウェハーは、時刻ｔ1 までに酸化炉の
初期温度Ｔ1 まで昇温される。９００℃処理の場合、初
期温度Ｔ1 は７００〜８５０℃に設定されることが多
い。次に、時刻ｔ2 から時刻ｔ3 まで半導体ウェハーを
更に昇温して、酸化処理温度Ｔ2 （ここでは９００℃）
まで温度を上昇させる。ここで、ｔ0 からｔ3 までの期
間においては、窒化防止のため１％程度の酸素を含んだ
窒素からなる不活性雰囲気中に保持される。酸化処理温
度Ｔ2 （９００℃）に達したところで、例えば水素・酸
素燃焼によりシリコン基板あるいはポリシリコン膜の表
面を酸化しゲート酸化膜を形成する。水素２０ＳＬＭ，
酸素２０ＳＬＭで酸化膜厚１０ｎｍを形成するのに必要
な酸化時間は約４〜５分である。時刻ｔ3 から時刻ｔ4
までの期間で酸化処理した半導体ウェハーは時刻ｔ4 〜
ｔ5 にかけて降温し、酸化炉の初期温度Ｔ1 まで戻した
後、時刻ｔ6 で炉外に取り出す。ここで、酸化処理終了
後の時刻ｔ4 から炉外に取り出すまでの期間は、時刻ｔ
0 からｔ3 までと同じく微量の酸素を含む窒素雰囲気中
で処理される。
【０００６】また、熱処理工程の低温化、並びに、酸化
膜厚制御性の容易さから、低温酸化（７００〜８００
℃）の優位性も認められており、ノンランピング法を用
いた７５０℃の水素・酸素燃焼酸化法が用いられる場合
もある。
膜厚制御性の容易さから、低温酸化（７００〜８００
℃）の優位性も認められており、ノンランピング法を用
いた７５０℃の水素・酸素燃焼酸化法が用いられる場合
もある。
【０００７】図５は従来の半導体装置の製造方法の他の
例を説明するための酸化処理温度のプログラムを示す図
である。
例を説明するための酸化処理温度のプログラムを示す図
である。
【０００８】図５に示すように、時刻ｔ0 で酸化炉内に
挿入された半導体ウェハーは、不活性雰囲気中で時刻ｔ
1 までに酸化炉の処理温度Ｔ4 （７５０℃）まで昇温さ
れ、時刻ｔ1 で酸化性雰囲気（水素酸素燃焼）に切替え
露出されたシリコン基板あるいはポリシリコン膜の表面
を時刻ｔ1 からｔ2 までの期間で酸化処理を施す。ここ
で、水素２０ＳＬＭ，酸素２０ＳＬＭで、酸化膜厚１０
ｎｍを形成するのに必要な酸化時間は、約４０〜６０分
である。所望のゲート酸化膜が形成された後、時刻ｔ2
で半導体ウェハーを酸化炉から取り出す。
挿入された半導体ウェハーは、不活性雰囲気中で時刻ｔ
1 までに酸化炉の処理温度Ｔ4 （７５０℃）まで昇温さ
れ、時刻ｔ1 で酸化性雰囲気（水素酸素燃焼）に切替え
露出されたシリコン基板あるいはポリシリコン膜の表面
を時刻ｔ1 からｔ2 までの期間で酸化処理を施す。ここ
で、水素２０ＳＬＭ，酸素２０ＳＬＭで、酸化膜厚１０
ｎｍを形成するのに必要な酸化時間は、約４０〜６０分
である。所望のゲート酸化膜が形成された後、時刻ｔ2
で半導体ウェハーを酸化炉から取り出す。
【０００９】このように、酸水素ガスによる高温熱酸化
で得られたゲート酸化膜は、（Ａ）膜中トラップ密度が
少なくトランジスタ特性変動、特にしきい値電圧Ｖt の
経時変化が少ない。（Ｂ）酸化速度が速い。（Ｃ）ゲー
ト酸化膜の初期耐圧特性が良好であるという利点があ
る。
で得られたゲート酸化膜は、（Ａ）膜中トラップ密度が
少なくトランジスタ特性変動、特にしきい値電圧Ｖt の
経時変化が少ない。（Ｂ）酸化速度が速い。（Ｃ）ゲー
ト酸化膜の初期耐圧特性が良好であるという利点があ
る。
【００１０】一方、酸水素ガスによる低温熱酸化で得ら
れたゲート酸化膜では、（Ａ）絶縁破壊耐性（ＱBD）が
良好である。（Ｂ）酸化膜厚制御性、特に薄膜領域での
膜厚制御性が良好であるという利点があり、デバイス微
細化の進む近年では低温酸化での利点が重要視されてい
るが、処理時間が長くなるという問題点がある。
れたゲート酸化膜では、（Ａ）絶縁破壊耐性（ＱBD）が
良好である。（Ｂ）酸化膜厚制御性、特に薄膜領域での
膜厚制御性が良好であるという利点があり、デバイス微
細化の進む近年では低温酸化での利点が重要視されてい
るが、処理時間が長くなるという問題点がある。
【００１１】
【発明が解決しようとする課題】この従来の半導体装置
の製造方法は、高温熱酸化法では絶縁破壊耐性が低く、
膜厚制御が難しいという問題があり、低温熱酸化法では
酸化膜のトラップ密度が大きく、酸化膜の初期耐圧特性
が悪いという問題点があった。
の製造方法は、高温熱酸化法では絶縁破壊耐性が低く、
膜厚制御が難しいという問題があり、低温熱酸化法では
酸化膜のトラップ密度が大きく、酸化膜の初期耐圧特性
が悪いという問題点があった。
【００１２】本発明の目的は、膜中のトラップ密度が小
さく、絶縁破壊耐性の良好なゲート酸化膜を有する半導
体装置の製造方法を提供することにある。
さく、絶縁破壊耐性の良好なゲート酸化膜を有する半導
体装置の製造方法を提供することにある。
【００１３】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、表面を選択的に露出させたシリコン層を有す
る半導体基板を不活性雰囲気中で昇温し８５０〜１１５
０℃の第１の温度に設定した状態で酸化性雰囲気に切替
え前記シリコン層の表面を高温熱酸化処理する工程と、
前記半導体基板を７００〜８００℃の第２の温度まで降
温し水素と酸素の混合ガスによる低温熱酸化処理を行い
前記シリコン層の表面に熱酸化膜を形成する工程とを含
んで構成される。
造方法は、表面を選択的に露出させたシリコン層を有す
る半導体基板を不活性雰囲気中で昇温し８５０〜１１５
０℃の第１の温度に設定した状態で酸化性雰囲気に切替
え前記シリコン層の表面を高温熱酸化処理する工程と、
前記半導体基板を７００〜８００℃の第２の温度まで降
温し水素と酸素の混合ガスによる低温熱酸化処理を行い
前記シリコン層の表面に熱酸化膜を形成する工程とを含
んで構成される。
【００１４】
【作用】酸化膜の絶縁破壊のメカニズムのひとつに、膜
中の正孔トラップ密度が関係していると考えられ、膜中
トラップ密度の総量は、酸素空位による正孔トラップ密
度とＳｉ−ＯＨ、Ｓｉ−Ｈ結合による電子トラップ密度
との和であり、高温酸化になる程、膜中トラップ密度の
総量は減少するものの、正孔トラップ密度が増加するた
め、絶縁破壊耐性が劣化する。そこで、本発明では高温
酸化に引続き低温水素酸素燃焼酸化を行なうことで酸素
空位がＳｉ−ＯＨに置換され、その結果、高温酸化時の
膜中トラップ密度を維持したまま、正孔トラップ密度を
減少させることができ、絶縁破壊耐性が向上すると考え
られる。
中の正孔トラップ密度が関係していると考えられ、膜中
トラップ密度の総量は、酸素空位による正孔トラップ密
度とＳｉ−ＯＨ、Ｓｉ−Ｈ結合による電子トラップ密度
との和であり、高温酸化になる程、膜中トラップ密度の
総量は減少するものの、正孔トラップ密度が増加するた
め、絶縁破壊耐性が劣化する。そこで、本発明では高温
酸化に引続き低温水素酸素燃焼酸化を行なうことで酸素
空位がＳｉ−ＯＨに置換され、その結果、高温酸化時の
膜中トラップ密度を維持したまま、正孔トラップ密度を
減少させることができ、絶縁破壊耐性が向上すると考え
られる。
【００１５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１６】図１は本発明の一実施例を説明するための
酸化処理温度のプログラムを示す図である。
酸化処理温度のプログラムを示す図である。
【００１７】図１に示すように、素子形成領域の表面を
露出させたシリコン基板（ウェハー）を時刻ｔ0 で酸化
炉の初期温度Ｔ1 （７００〜９００℃）に設定された酸
化炉内に装着し、１％程度の酸素を含む窒素からなる不
活性雰囲気中で加熱し、時刻ｔ1 からｔ2 までの期間、
初期温度Ｔ1 に保持する。次に、時刻ｔ2 で基板温度を
上昇させ、時刻ｔ3 で第１の温度Ｔ2 （８５０〜１１５
０℃）に到達したところで水素２０ＳＬＭ，酸素２０Ｓ
ＬＭの水素酸素燃焼による酸化性雰囲気に切替え、時刻
ｔ3 からｔ4 までの期間に露出されたシリコンの表面を
高温熱酸化処理する。
露出させたシリコン基板（ウェハー）を時刻ｔ0 で酸化
炉の初期温度Ｔ1 （７００〜９００℃）に設定された酸
化炉内に装着し、１％程度の酸素を含む窒素からなる不
活性雰囲気中で加熱し、時刻ｔ1 からｔ2 までの期間、
初期温度Ｔ1 に保持する。次に、時刻ｔ2 で基板温度を
上昇させ、時刻ｔ3 で第１の温度Ｔ2 （８５０〜１１５
０℃）に到達したところで水素２０ＳＬＭ，酸素２０Ｓ
ＬＭの水素酸素燃焼による酸化性雰囲気に切替え、時刻
ｔ3 からｔ4 までの期間に露出されたシリコンの表面を
高温熱酸化処理する。
【００１８】次に、時刻ｔ4 で基板温度を降温速度５℃
／分で降下させ、時刻ｔ5 で第２の温度Ｔ3 （７００〜
８００℃）に到達したところで水素２０ＳＬＭ，酸素２
０ＳＬＭの水素酸素燃焼酸化により時刻ｔ5 からｔ6 ま
での期間に低温熱酸化処理し３０ｎｍの熱酸化膜を形成
する。
／分で降下させ、時刻ｔ5 で第２の温度Ｔ3 （７００〜
８００℃）に到達したところで水素２０ＳＬＭ，酸素２
０ＳＬＭの水素酸素燃焼酸化により時刻ｔ5 からｔ6 ま
での期間に低温熱酸化処理し３０ｎｍの熱酸化膜を形成
する。
【００１９】次に、時刻ｔ6 で酸化性雰囲気を窒素から
なる不活性雰囲気に切替えて半導体基板を酸化炉内から
取り出す。このときの不活性雰囲気は低温で酸化膜が窒
化されることがないため純窒素が用いられる。
なる不活性雰囲気に切替えて半導体基板を酸化炉内から
取り出す。このときの不活性雰囲気は低温で酸化膜が窒
化されることがないため純窒素が用いられる。
【００２０】このように、高温酸化処理により形成され
た膜中のトラップ密度の少ない初期耐圧特性の良好な熱
酸化膜を低温水素酸素燃焼酸化処理する２段階熱酸化法
により絶縁破壊耐性を向上させた熱酸化膜を形成でき、
７５０℃の低温酸化処理のみで熱酸化膜を形成する場合
に比べて処理時間を大幅に（最高で８０％）短縮するこ
とができた。
た膜中のトラップ密度の少ない初期耐圧特性の良好な熱
酸化膜を低温水素酸素燃焼酸化処理する２段階熱酸化法
により絶縁破壊耐性を向上させた熱酸化膜を形成でき、
７５０℃の低温酸化処理のみで熱酸化膜を形成する場合
に比べて処理時間を大幅に（最高で８０％）短縮するこ
とができた。
【００２１】なお、高温酸化処理から低温酸化処理に移
る基板降温時間に酸素を含む窒素雰囲気あるいは純窒素
雰囲気に切替えることで膜厚２０ｎｍ以下の薄ゲート酸
化膜の形成にも対応できる。
る基板降温時間に酸素を含む窒素雰囲気あるいは純窒素
雰囲気に切替えることで膜厚２０ｎｍ以下の薄ゲート酸
化膜の形成にも対応できる。
【００２２】図２は本発明と従来例により形成されたゲ
ート酸化膜の絶縁破壊特性および膜中トラップ密度を示
す図である。
ート酸化膜の絶縁破壊特性および膜中トラップ密度を示
す図である。
【００２３】図２に示すように、絶縁破壊耐性は定電流
ＴＤＤＢ評価によって得られた累積不良率が５０％にな
るまでに注入された電荷量（○印）を、また膜中トラッ
プ密度は電荷注入によるＣ−Ｖ特性の変化量を膜中トラ
ップ密度に換算したもの（×印）を、各々任意目盛の縦
軸で示しており、高温酸化処理と低温酸化処理を組合わ
せた熱酸化法によって、双方の優位な特性を合わせ持つ
良質なゲート酸化膜を形成することが出来、これによっ
て、経時変化、特にＶt と呼ばれる半導体装置の閾値電
圧変化の少ない、高信頼、かつ長寿命な半導体装置の製
造が可能になる。
ＴＤＤＢ評価によって得られた累積不良率が５０％にな
るまでに注入された電荷量（○印）を、また膜中トラッ
プ密度は電荷注入によるＣ−Ｖ特性の変化量を膜中トラ
ップ密度に換算したもの（×印）を、各々任意目盛の縦
軸で示しており、高温酸化処理と低温酸化処理を組合わ
せた熱酸化法によって、双方の優位な特性を合わせ持つ
良質なゲート酸化膜を形成することが出来、これによっ
て、経時変化、特にＶt と呼ばれる半導体装置の閾値電
圧変化の少ない、高信頼、かつ長寿命な半導体装置の製
造が可能になる。
【００２４】図３は本発明の応用例を説明するための断
面図である。
面図である。
【００２５】図３に示すように、シリコン基板５の表面
を選択酸化して形成したフィールド酸化膜４により素子
分離された素子形成領域の表面に本発明の実施例で説明
した２段階熱酸化法を用い第１ゲート酸化膜１１を形成
する。次に、第１ゲート酸化膜１１の上に第１の多結晶
シリコン膜を堆積してその表面を１０００℃の純酸素雰
囲気中での高温熱酸化処理と、７５０℃の水素酸素燃焼
による低温熱酸化処理を行い第２ゲート酸化膜２１を形
成する。次に第２ゲート酸化膜２１の上に第２の多結晶
シリコン膜を堆積してこれらをパターニングしてフロー
ティングゲート電極１２，第２ゲート酸化膜２１，コン
トロールゲート電極２２を形成し、コントロールゲート
電極２２，フローティングゲート電極１２をマスクとし
てシリコン基板５に不純物をイオン注入し、ＥＥＰＲＯ
Ｍ、フラッシュメモリ等の不揮発性メモリ素子を形成す
る。
を選択酸化して形成したフィールド酸化膜４により素子
分離された素子形成領域の表面に本発明の実施例で説明
した２段階熱酸化法を用い第１ゲート酸化膜１１を形成
する。次に、第１ゲート酸化膜１１の上に第１の多結晶
シリコン膜を堆積してその表面を１０００℃の純酸素雰
囲気中での高温熱酸化処理と、７５０℃の水素酸素燃焼
による低温熱酸化処理を行い第２ゲート酸化膜２１を形
成する。次に第２ゲート酸化膜２１の上に第２の多結晶
シリコン膜を堆積してこれらをパターニングしてフロー
ティングゲート電極１２，第２ゲート酸化膜２１，コン
トロールゲート電極２２を形成し、コントロールゲート
電極２２，フローティングゲート電極１２をマスクとし
てシリコン基板５に不純物をイオン注入し、ＥＥＰＲＯ
Ｍ、フラッシュメモリ等の不揮発性メモリ素子を形成す
る。
【００２６】ここで注意する点は、第２ゲート酸化膜２
１を形成する酸化条件が既に形成している第１ゲート酸
化膜１１の膜質を劣化させないこと、かつ、可能な限り
高温酸化を行ないフローティングゲート電極１２を形成
するポリシリコン膜の表面の突起を少なくして第２ゲー
ト酸化膜２１の膜質、特に耐圧を向上させることの２点
を満たす酸化条件を設定することであり、１０５０℃以
上の熱処理により酸化膜の絶縁破壊耐性が劣化するとい
う周知事実より上述した条件を設定した。
１を形成する酸化条件が既に形成している第１ゲート酸
化膜１１の膜質を劣化させないこと、かつ、可能な限り
高温酸化を行ないフローティングゲート電極１２を形成
するポリシリコン膜の表面の突起を少なくして第２ゲー
ト酸化膜２１の膜質、特に耐圧を向上させることの２点
を満たす酸化条件を設定することであり、１０５０℃以
上の熱処理により酸化膜の絶縁破壊耐性が劣化するとい
う周知事実より上述した条件を設定した。
【００２７】
【発明の効果】以上説明したように本発明は、高温酸化
による酸化膜形成に引続き水素酸素燃焼法による低温酸
化を行う２段階熱酸化により熱酸化膜を形成することに
より、膜中トラップ密度が高温酸化と同程度に低く、か
つ、絶縁破壊耐性が低温水素酸素燃焼酸化と同程度に高
い、良質なゲート酸化膜を形成することができ、閾値電
圧の経時変化が少なく、かつ、高信頼、長寿命な半導体
装置を実現できるという効果を有する。
による酸化膜形成に引続き水素酸素燃焼法による低温酸
化を行う２段階熱酸化により熱酸化膜を形成することに
より、膜中トラップ密度が高温酸化と同程度に低く、か
つ、絶縁破壊耐性が低温水素酸素燃焼酸化と同程度に高
い、良質なゲート酸化膜を形成することができ、閾値電
圧の経時変化が少なく、かつ、高信頼、長寿命な半導体
装置を実現できるという効果を有する。
【図１】本発明の一実施例を説明するための酸化処理温
度のプログラムを示す図。
度のプログラムを示す図。
【図２】本発明と従来例により形成されたゲート酸化膜
の絶縁破壊耐圧および膜中トラップ密度を示す図。
の絶縁破壊耐圧および膜中トラップ密度を示す図。
【図３】本発明の応用例を説明するための断面図。
【図４】従来の半導体装置の製造方法の一例を説明する
ための酸化処理温度のプログラムを示す図。
ための酸化処理温度のプログラムを示す図。
【図５】従来の半導体装置の製造方法の他の例を説明す
るための酸化処理温度のプログラムを示す図。
るための酸化処理温度のプログラムを示す図。
【符号の説明】 ３ 配線 ４ フィールド酸化膜 ５ 半導体基板 ６ 層間絶縁膜 ７ ソース領域 ８ ドレイン領域 １１ 第１ゲート酸化膜 １２ フローティングゲート電極 ２１ 第２ゲート酸化膜 ２２ コントロールゲート電極
Claims (1)
- 【請求項１】表面を選択的に露出させたシリコン層を有
する半導体基板を不活性雰囲気中で昇温し８５０〜１１
５０℃の第１の温度に設定した状態で酸化性雰囲気に切
替え前記シリコン層の表面を高温熱酸化処理する工程
と、前記半導体基板を７００〜８００℃の第２の温度ま
で降温し水素と酸素の混合ガスによる低温熱酸化処理を
行い前記シリコン層の表面に熱酸化膜を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5785095A JP2636783B2 (ja) | 1995-03-17 | 1995-03-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5785095A JP2636783B2 (ja) | 1995-03-17 | 1995-03-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08255905A true JPH08255905A (ja) | 1996-10-01 |
| JP2636783B2 JP2636783B2 (ja) | 1997-07-30 |
Family
ID=13067466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5785095A Expired - Fee Related JP2636783B2 (ja) | 1995-03-17 | 1995-03-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2636783B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6830974B2 (en) | 2002-10-25 | 2004-12-14 | Oki Electric Industry Co., Ltd. | Method of fabricating a semiconductor device including a tunnel oxide film |
| US6964905B2 (en) * | 2001-07-11 | 2005-11-15 | Renesas Technology Corp. | Semiconductor device and method of manufacturing therefor |
| JPWO2004008519A1 (ja) * | 2002-07-17 | 2005-11-17 | 東京エレクトロン株式会社 | 酸化膜形成方法および電子デバイス材料 |
| US7041602B2 (en) | 2003-01-31 | 2006-05-09 | Oki Electric Industry Co., Ltd. | Method of fabricating semiconductor device |
| JP2010199411A (ja) * | 2009-02-26 | 2010-09-09 | Covalent Materials Corp | シリコンウェーハの熱処理方法 |
| CN117096012A (zh) * | 2023-08-22 | 2023-11-21 | 中环领先半导体材料有限公司 | 一种氧化膜、硅片及其制备方法 |
-
1995
- 1995-03-17 JP JP5785095A patent/JP2636783B2/ja not_active Expired - Fee Related
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