JPH08250478A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPH08250478A
JPH08250478A JP5529795A JP5529795A JPH08250478A JP H08250478 A JPH08250478 A JP H08250478A JP 5529795 A JP5529795 A JP 5529795A JP 5529795 A JP5529795 A JP 5529795A JP H08250478 A JPH08250478 A JP H08250478A
Authority
JP
Japan
Prior art keywords
contact hole
metal wiring
torr
semiconductor substrate
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5529795A
Other languages
English (en)
Inventor
Hideo Nikawa
秀夫 二河
Yoji Bito
陽二 尾藤
Takeisa Ogura
毅勇 小倉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electronics Corp filed Critical Matsushita Electronics Corp
Priority to JP5529795A priority Critical patent/JPH08250478A/ja
Publication of JPH08250478A publication Critical patent/JPH08250478A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
  • Cleaning Or Drying Semiconductors (AREA)
  • ing And Chemical Polishing (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【目的】 安定した低いコンタクト抵抗を有する半導体
装置の製造方法を提供する。 【構成】 半導体基板11に積層した層間絶縁膜13
に、半導体基板11の拡散層12へのコンタクトホール
14を、レジストパターンをマスクとしてドライエッチ
ングにより形成する第1工程と、この第1工程時に半導
体基板11に形成されたダメージ層15をドライエッチ
ングにより除去する第2工程とを含む半導体装置の製造
方法であって、処理室内を1×10-3Torrより高真
空度に排気した後、第2工程を行うことを特徴とする。
エッチングに使用したガス元素やレジストを構成する元
素が半導体基板11へ拡散侵入することを防止でき、安
定して低抵抗のコンタクトを形成することができる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、半導体装置の製造方
法に関するものである。
【0002】
【従来の技術】近年、半導体装置の集積化が進むにつれ
てコンタクトホール径も小さくなり、低抵抗のコンタク
トを安定して形成することが重要となっている。以下に
従来の半導体装置の製造方法について図9を用いて説明
する。すなわち、半導体基板81の拡散層82へのコン
タクトホール84を、第1層間絶縁膜83をレジストパ
ターンをマスクとしてドライエッチングすることで形成
する。その後、レジストマスクをアッシングにより除去
する。
【0003】つぎに、前記第1層間絶縁膜83のエッチ
ングおよびアッシング時に拡散層82に形成されたダメ
ージ層を除去する。すなわち、半導体基板81の拡散層
82へのコンタクトホール84をドライエッチングによ
り形成する際、拡散層82にダメージが入る。ダメージ
には、エッチングに使用したガス元素やレジストを構成
する元素が半導体基板81へ打ち込まれることによる格
子欠陥、あるいは、これらの元素と半導体基板81およ
び拡散層82の元素との化合物反応層がある。例えば、
半導体基板81にシリコン(Si)を用いた場合、シリ
コンと水素(H)、炭素(C)、酸素(O)などの化合
物反応層が形成される。これらのダメージが誘起された
状態で、金属配線を形成するとコンタクト抵抗が高くな
る。
【0004】このため、このダメージ層をコンタクトホ
ール84形成後、ドライエッチングにより除去する。こ
の際、打ち込みによる格子欠陥が入らないようにエネル
ギー的に弱い状態でエッチングを行う。エッチングガス
には、一般的に炭化弗素、酸素の混合ガスが使用され
る。コンタクトホール84を形成する際のエッチングガ
スには水素原子も含まれたガスを用いるが、ここでは用
いられない。
【0005】なぜならば、炭化弗素、酸素の混合ガス元
素とシリコン基板(半導体基板81)の化合物反応層が
形成されても、極表面層であるためその後の金属配線膜
堆積前の不活性ガスのスパッタリングによる基板クリー
ニング時に容易に除去できる。しかし、ここで水素が含
まれているとシリコン基板の奥深くまで拡散するので、
その後の除去が困難になる。したがって、水素を含まな
い雰囲気、すなわち残留水分の少ない雰囲気で処理する
のが好ましい。
【0006】その後、コンタクトホール84内へ第1金
属配線膜85を堆積する前に金属膜堆積装置と同装置内
の真空処理室で不活性ガスによるスパッタリングにより
コンタクトホール84の底部の自然酸化膜および付着不
純物のクリーニング除去を行う。つぎに、第1金属配線
膜85を堆積し、第1金属配線を形成する。つぎに、第
2層間絶縁膜86を形成した後、レジストパターンをマ
スクとして第2層間絶縁膜86をドライエッチングする
ことで、第1金属配線85への配線間コンタクトホール
(Viaコンタクト)87を形成する。
【0007】その後、コンタクトホール87内へ第2金
属配線膜88を堆積する前に金属膜堆積装置と同装置内
の真空処理室で不活性ガスによるスパッタリングにより
コンタクト底部の自然酸化膜および付着不純物のクリー
ニング除去を行う。つぎに、第2金属配線膜88を堆積
し、第2金属配線を形成する。
【0008】
【発明が解決しようとする課題】上記、従来例の構成で
は以下のような問題点があった。ダメージ層をエッチン
グ除去する工程において、到達真空度(初期真空度)の
悪い状態でダメージ層をエッチングすると、ダメージ層
のエッチングが進みながら、同時に処理室内の残留水
素、酸素原子が半導体基板81に拡散侵入し、コンタク
ト抵抗が高くなるという問題がある。
【0009】また、その後の第1金属配線膜85の堆積
前には、上記のようにコンタクトホール84の底部の自
然酸化膜および付着不純物除去のため、不活性ガスのス
パッタリングによる半導体基板81のクリーニングが行
われるが、このとき処理室内に水分が残留していると水
素、酸素が基板に打ち込まれる。この状態で第1金属配
線膜85を堆積するとコンタクト抵抗が高くなる。
【0010】また、配線間コンタクトホール87の形成
後も第2金属配線膜88の堆積前には、上記のように配
線間コンタクトホール87の底部の第1金属配線膜85
上の自然酸化膜および付着不純物除去のため、不活性ガ
スのスパッタリングによる基板のクリーニングが行われ
るが、このときも水分が処理室内に残留していると水
素、酸素が第1金属配線膜85へ打ち込まれる。これに
より、金属酸化膜の抵抗は著しく高くなるので、ここで
は特に酸素が問題となる。
【0011】特に金属膜85,88堆積前のクリーニン
グは、アルゴンガスによるスパッタリングにより行われ
る。拡散層82へのコンタクトホール84の場合、処理
室内に水素、酸素原子が残留していると、質量の大きな
アルゴン原子によりこれらの残留原子がシリコン基板8
1へ打ち込まれることとなる。また、配線間コンタクト
ホール87の場合、配線間コンタクトホール87の底部
が第1金属配線膜85であるため、最初アルゴンガスに
よるスパッタリングにより第1金属配線膜85の上層の
酸化膜が除去され、第1金属配線膜85の表面は活性と
なる。つぎに、残留ガス成分、ここでは酸素により再度
表面が酸化され、高抵抗層が形成されるという問題があ
る。
【0012】したがって、この発明の目的は、安定した
低いコンタクト抵抗を有する半導体装置の製造方法を提
供することである。
【0013】
【課題を解決するための手段】請求項1記載の半導体装
置の製造方法は、半導体基板に積層した層間絶縁膜に、
半導体基板の拡散層へのコンタクトホールを、レジスト
パターンをマスクとしてドライエッチングにより形成す
る第1工程と、この第1工程時に半導体基板に形成され
たダメージ層をドライエッチングにより除去する第2工
程とを含む半導体装置の製造方法であって、処理室内を
1×10-3Torrより高真空度に排気した後、第2工
程を行うことを特徴とするものである。
【0014】請求項2記載の半導体装置の製造方法は、
半導体基板に積層した層間絶縁膜に、半導体基板の拡散
層へのコンタクトホールを、レジストパターンをマスク
としてドライエッチングにより形成する第1工程と、こ
の第1工程時に半導体基板に形成されたダメージ層をド
ライエッチングにより除去する第2工程と、コンタクト
ホール内に金属配線膜を形成する前にコンタクトホール
内をクリーニングする第3工程とを含む半導体装置の製
造方法であって、処理室内を1×10-5Torrより高
真空度に排気した後、第3工程を行うことを特徴とする
ものある。
【0015】請求項3記載の半導体装置の製造方法は、
半導体基板に積層した第1層間絶縁膜に、半導体基板の
拡散層へのコンタクトホールを、レジストパターンをマ
スクとしてドライエッチングにより形成する第1工程
と、この第1工程時に半導体基板に形成されたダメージ
層をドライエッチングにより除去する第2工程と、コン
タクトホール内に第1金属配線膜を形成する前にコンタ
クトホール内をクリーニングする第3工程と、コンタク
トホール内および第1層間絶縁膜上に第1の金属配線膜
を積層する第4工程と、第1金属配線膜上に第2層間絶
縁膜を積層する第5工程と、第2層間絶縁膜に、第1金
属配線膜への配線間コンタクトホールを、レジストパタ
ーンをマスクとしてドライエッチングにより形成する第
6工程と、配線間コンタクトホール内に第2の金属配線
膜を形成する前に配線間コンタクトホール内をクリーニ
ングする第7工程とを含む半導体装置の製造方法であっ
て、処理室内を1×10-5Torrより高真空度に排気
した後、第7工程を行うことを特徴とするものである。
【0016】請求項4記載の半導体装置の製造方法は、
請求項1,2または3において、処理室内に弗素、塩素
および炭素、水素、および塩素の化合物からなるガスを
導入し、高真空度に排気するものである。
【0017】
【作用】請求項1の構成によれば、処理室内を1×10
-3Torrより高真空度に排気した後、第1工程時に半
導体基板に形成されたダメージ層をドライエッチングに
より除去する第2工程を行うので、残留水素、酸素原子
が半導体基板へ拡散侵入することを防止でき、安定して
低抵抗のコンタクトを形成することができる。
【0018】請求項2の構成によれば、処理室内を1×
10-5Torrより高真空度に排気した後、コンタクト
ホール内に金属配線膜を形成する前にコンタクトホール
内をクリーニングする第3工程を行うので、水素、酸素
が半導体基板に打ち込まれることはなく、安定して低抵
抗のコンタクトを形成することができる。請求項3の構
成によれば、処理室内を1×10-5Torrより高真空
度に排気した後、配線間コンタクトホール内に第2の金
属配線膜を形成する前に配線間コンタクトホール内をク
リーニングする第7工程を行うので、水素、酸素が第1
金属配線膜に打ち込まれることはなく、安定して低抵抗
のコンタクトを形成することができる。
【0019】請求項4では、請求項1,2または3にお
いて、処理室内を上記のように高真空度に排気してから
実際の処理を行うとすると、排気にかなりの時間を要す
るので設備の処理能力が著しく低下するという課題を解
決するものであり、真空排気時に処理室内に弗素、塩素
および炭素、水素、および塩素の化合物からなるガスを
真空排気途中で導入するだけで、排気時間を大幅に短縮
することが可能となる。したがって、安定した低抵抗の
コンタクトを短時間、低コストで形成することができ
る。
【0020】
【実施例】この発明の第1の実施例の半導体装置の製造
方法を図1および図2に基づいて説明する。図1は第1
の実施例の半導体装置の製造方法の工程順断面図であ
る。まず第1工程では図1(a)に示すように、シリコ
ン基板(半導体基板)11に積層した第1層間絶縁膜1
3に、シリコン基板11の拡散層12へのコンタクトホ
ール14を、レジストパターンをマスクとしてドライエ
ッチングすることで形成する。このときのドライエッチ
ング条件は、CHF3 ガスを100sccm、CF4
スを100sccm、Arガスを500sccm導入
し、ガス圧力2Torrに保ったチャンバに13.56
MHzの高周波電圧を700W印可して行った。その
後、シリコン基板11を真空中で搬送し、同装置内のア
ッシングチャンバでレジストマスクを除去する。17は
ゲート配線である。
【0021】このときのコンタクトホール14の底部に
形成されたダメージ層15の分析を透過型電子顕微鏡、
オージェ電子分光、ラマン散乱により実施した。透過型
電子顕微鏡の結果より、コンタクトホール14の底部の
約5nmの深さまでシリコンの結晶性が乱れ、アモルフ
ァス状態になっていた。また約10nmの深さまで結晶
欠陥が観察された。オージェ電子分光では、約2nmの
深さまで酸素が検出され、約6nmの深さまで炭素が検
出された。ラマン散乱では、シリコンと水素原子の結合
が認められ、水素原子は約50nmの深さまで侵入して
いると推定できた。
【0022】つぎに、第2工程では図1(b)に示すよ
うに、このダメージ層15をレジストマスクを除去した
アッシングチャンバ中でエッチング除去する。このとき
のエッチング条件は、CF4 ガスを30sccm、O2
ガスを30sccm導入し、ガス圧力1Torrに保っ
たチャンバに13.56MHzの高周波電圧を200W
印可して行った。エッチング時間は、コンタクトホール
14の底部のシリコン基板11のエッチング量が60n
mとなるように設定した。ここで、ダメージ層15のエ
ッチング前のアッシングチャンバの到達真空度(初期真
空度)をパラメータとして変化させた。
【0023】その後、第3工程では図1(c)に示すよ
うに、コンタクトホール14内へ第1金属配線膜16を
堆積する前に金属膜堆積装置と同装置内の真空処理室で
不活性ガスによるスパッタリングによりコンタクトホー
ル14の底部の自然酸化膜および付着不純物のクリーニ
ング除去を行う。クリーニング条件は、真空処理室内を
1×10-6Torrまで排気した後、アルゴン(Ar)
を200sccm導入し、圧力5×10-3Torrで、
下部電極に13.56MHzの高周波電圧を500W印
加して実施した。このときのクリーニング時間は、熱酸
化膜のエッチング量で20nmとなるように設定した。
つぎに、同装置内の別処理室で第1金属配線膜16を堆
積し、第1金属配線を形成する。その後、コンタクト抵
抗の電気測定を行った。
【0024】コンタクト抵抗測定結果を図2に示す。縦
軸はコンタクト抵抗(Ω)、横軸はダメージ層15の除
去エッチング前の処理室到達真空度(Torr)を示し
ている。9×10-3Torrでは630Ω、2×10-3
Torrで420Ω、9×10-4Torrで330Ω、
3×10-4Torrで200Ω、9×10-5Torrで
200Ωであった。
【0025】この結果は、ダメージ層15のエッチング
条件は同じであるため、処理室内に残留している水分、
すなわち、水素、酸素原子の影響によるものであると考
えられる。そして、ダメージ層15のエッチングが進み
ながら、同時に水素、酸素原子のシリコン基板11への
侵入も起こっていると推測できる。また、測定結果か
ら、ダメージ層15をエッチング除去する前に真空処理
室内を1×10-3Torrより高真空度に排気しておく
と、残留水素、酸素原子が半導体基板へ拡散侵入するこ
とを防止でき、安定して低抵抗のコンタクトを形成する
ことができることがわかる。
【0026】第2の実施例を図3および図4に基づいて
説明する。図3は第2の実施例における半導体装置の製
造方法の工程順断面図である。まず第1工程では図3
(a)に示すように、シリコン基板31に積層した第1
層間絶縁膜33に、シリコン基板31の拡散層32への
コンタクトホール34を、レジストパターンをマスクと
してドライエッチングすることで形成する。このときの
ドライエッチング条件は、CHF3 ガスを100scc
m、CF4 ガスを100sccm、Arガスを500s
ccm導入し、ガス圧力2Torrに保ったチャンバに
13.56MHzの高周波電圧を700W印可して行っ
た。その後、シリコン基板を真空中で搬送し、同装置内
のアッシングチャンバでレジストマスクを除去する。3
7はゲート配線である。
【0027】つぎに、第2工程では図3(b)に示すよ
うに、第1の実施例と同様にコンタクトホール34の底
部に形成されたダメージ層35を、レジストマスクを除
去したアッシングチャンバ中でエッチング除去する。こ
のときのエッチング条件は、まず、アッシングチャンバ
を1×10-3Torrの真空度まで排気した後、CF 4
ガスを30sccm、O2 ガスを30sccm導入し、
ガス圧力1Torrに保ったチャンバに13.56MH
zの高周波電圧を200W印可して行った。エッチング
時間は、コンタクトホール34の底部のシリコン基板3
1のエッチング量が60nmとなるように設定した。
【0028】その後、第3工程では図3(c)に示すよ
うに、コンタクトホール34内へ第1金属配線膜36を
堆積する前に金属膜堆積装置と同装置内の真空処理室で
不活性ガスによるスパッタリングによりコンタクトホー
ル34の底部の自然酸化膜および付着不純物のクリーニ
ング除去を行う。クリーニング条件は、アルゴン(A
r)を200sccm導入し、圧力5×10-3Torr
で、下部電極に13.56MHzの高周波電圧を500
W印加して実施した。このときのクリーニング時間は、
熱酸化膜のエッチング量で20nmとなるように設定し
た。ここで、真空処理室の到達真空度をパラメータとし
て変化させた。つぎに、同装置内の別処理室で第1金属
配線膜36を堆積し、第1金属配線を形成する。その
後、コンタクト抵抗の電気測定を行った。
【0029】コンタクト抵抗測定結果を図4に示す。縦
軸はコンタクト抵抗(Ω)、横軸は第1金属配線膜36
の堆積前のクリーニング処理室の到達真空度(Tor
r)を示している。5×10-5Torrでは330Ω、
1×10-5Torrで270Ω、6×10-6Torrで
250Ω、1×10-6Torrで200Ω、5×10-7
Torrで200Ωであった。
【0030】この結果は、クリーニング条件は同じであ
るため、処理室内に残留している水分、すなわち、水
素、酸素原子の影響によるものであると考えられる。特
に第1金属配線膜36の堆積前のクリーニングは、アル
ゴンガスによるスパッタリングにより行われるので、処
理室内に水素、酸素原子が残留していると、質量の大き
なアルゴン原子によりこれらの原子がシリコン基板31
へ打ち込まれ、これによってコンタクト抵抗に影響を与
えることとなる。
【0031】また、測定結果から、コンタクトホール3
4のクリーニング前に真空処理室内を1×10-5Tor
rより高真空度に排気しておくと、水素、酸素原子の影
響がなくなり、安定して低抵抗のコンタクトを形成する
ことができることがわかる。第3の実施例を図5ないし
図7に基づいて説明する。図5は第3の実施例における
半導体装置の製造方法の工程順断面図である。
【0032】まず第1工程では図5(a)に示すよう
に、シリコン基板51に積層した第1層間絶縁膜54
に、シリコン基板51の拡散層52へのコンタクトホー
ル54を、レジストパターンをマスクとしてドライエッ
チングすることで形成する。このときのドライエッチン
グ条件は、CHF3 ガスを100sccm、CF4 ガス
を100sccm、Arガスを500sccm導入し、
ガス圧力2Torrに保ったチャンバに13.56MH
zの高周波電圧を700W印可して行った。その後、シ
リコン基板を真空中で搬送し、同装置内のアッシングチ
ャンバでレジストマスクを除去する。60はゲート配線
である。
【0033】つぎに、第2工程では図5(b)に示すよ
うに、第1の実施例と同様にコンタクトホール54の底
部に形成されたダメージ層55をレジストマスクを除去
したアッシングチャンバ中でエッチング除去する。この
ときのエッチング条件は、まず、アッシングチャンバを
1×10-3Torrの真空度まで排気した後、CF4
スを30sccm、O2 ガスを30sccm導入し、ガ
ス圧力1Torrに保ったチャンバに13.56MHz
の高周波電圧を200W印可して行った。エッチング時
間は、コンタクトホール54の底部のシリコン基板51
のエッチング量が60nmとなるように設定した。
【0034】その後、第3、4工程では図5(c)に示
すように、コンタクトホール54内へ第1金属配線膜5
6を堆積する前に金属膜堆積装置と同装置内の真空処理
室で不活性ガスによるスパッタリングによりコンタクト
ホール54の底部の自然酸化膜および付着不純物のクリ
ーニング除去を行う。クリーニング条件は、まず、処理
室内を1×10-6Torrの真空度まで排気した後、ア
ルゴン(Ar)を200sccm導入し、圧力5×10
-3Torrで、下部電極に13.56MHzの高周波電
圧を500W印加して実施した。このときのクリーニン
グ時間は、熱酸化膜のエッチング量で20nmとなるよ
うに設定した。つぎに、同装置内の別処理室で第1金属
配線膜56を堆積し、第1金属配線を形成する。
【0035】つぎに、第5、6工程では図5(d)に示
すように、第2層間絶縁膜57を形成した後、レジスト
パターンをマスクとして第2層間絶縁膜57をドライエ
ッチングすることで、第1金属配線56への配線間コン
タクトホール(Viaコンタクト)58を形成する。こ
のときのドライエッチング条件は、CHF3 ガスを10
0sccm、CF4 ガスを100sccm、Arガスを
500sccm導入し、ガス圧力2Torrに保ったチ
ャンバに13.56MHzの高周波電圧を700W印可
して行った。その後、シリコン基板を真空中で搬送し、
同装置内のアッシングチャンバでレジストマスクを除去
する。
【0036】その後、第7工程では図6に示すように、
配線間コンタクトホール58内へ第2金属配線膜59を
堆積する前に金属膜堆積装置と同装置内の真空処理室で
不活性ガスによるスパッタリングにより配線間コンタク
トホール58の底部の自然酸化膜および付着不純物のク
リーニング除去を行う。クリーニング条件は、アルゴン
(Ar)を200sccm導入し、圧力5×10-3To
rrで、下部電極に13.56MHzの高周波電圧を5
00W印加して実施した。このときのクリーニング時間
は、熱酸化膜のエッチング量で20nmとなるように設
定した。ここで、真空処理室の到達真空度をパラメータ
として変化した。つぎに、同装置内の別処理室で第2金
属配線膜59を堆積し、第2金属配線を形成する。その
後、配線間コンタクト抵抗の電気測定を行った。
【0037】配線間コンタクト抵抗の測定結果を図7に
示す。縦軸は配線間コンタクト抵抗(Ω)、横軸は第2
金属配線膜59の堆積前のクリーニング処理室の到達真
空度(Torr)を示している。7×10-5Torrで
は90Ω、2×10-5Torrで7Ω、8×10-6To
rrで0.8Ω、1×10-6Torrで0.4Ω、5×
10-7Torrで0.3Ωであった。
【0038】この結果は、クリーニング条件は同じであ
るため、処理室内に残留している水分、すなわち、水
素、酸素原子の影響によるものであると考えられる。特
に第2金属配線膜59の堆積前のクリーニングは、配線
間コンタクトホール58の底部が第1金属配線膜56で
あるため、最初アルゴンガスによるスパッタリングによ
り第1金属配線膜56の上層の酸化膜が除去され、金属
膜表面は活性となる。つぎに、残留ガス成分、ここでは
酸素により再度表面が酸化され、高抵抗層が形成される
ためであると考えられる。
【0039】また、測定結果から、配線間コンタクトホ
ール58のクリーニング前の処理室内を1×10-5To
rrより高真空度に排気しておくと、水素、酸素の影響
がなくなり、安定して低抵抗のコンタクトを形成するこ
とができる。つぎに、第4の実施例について以下に説明
する。ここでは第1の実施例の図1(c)、第2の実施
例の図3(c)、第3の実施例の図6で説明した金属膜
16,36,59の堆積前のコンタクトホールである下
地クリーニング処理工程を例に説明する。第1〜第3の
実施例で説明したようにクリーニング前に処理室内を高
真空に排気する必要がある。しかしながら、このような
高真空に排気するとなるとかなりの時間を要するので設
備の処理能力が著しく低下する。真空ポンプの排気能力
を向上する方法もあるが、真空ポンプ自体、高額である
こと、また、ポンプの能力にも限界がある。
【0040】そこで、真空排気時に処理室内に弗素、塩
素および炭素、水素、および塩素からなるガス、ここで
はジクロロプロパンを真空排気途中で導入し、処理室で
40Torrの圧力で10分間保持し、その後再度排
気、再びこれらのガスを導入し、処理室内で40Tor
rの圧力で10分間保持、この工程を計3回繰り返した
後、第1〜第3の実施例を行った。
【0041】このときの排気特性を図8に示す。なお、
図中には通常の排気特性も示している。通常1×10-6
Torrまで排気するのに約1時間を要する。それに対
して、弗素、塩素およびジクロロプロパンガスを導入し
た場合、かなり時間が短縮できることがわかる。高真空
に排気するのに時間を要するのは、真空室内に残留して
いる水分が、なかなか排気されないためである。弗素、
塩素およびジクロロプロパンガスを導入することで、F
2 +H2 O→2HF+1/2 O2 、Cl2 +H2O→2H
Cl+1/2 O2 、(CH32 CCl2 +H2 O→(C
32 C=O+2HClなどの反応が起こり、排気し
やすい弗酸、塩酸、アセトンが生成されるためであると
いえる。なお、この方法は、ダメージ層15をエッチン
グ除去する前に処理室内を1×10-3Torrより高真
空度に排気する場合にも有効に適用できる。
【0042】
【発明の効果】請求項1の半導体装置の製造方法によれ
ば、処理室内を1×10-3Torrより高真空度に排気
した後、第1工程時に半導体基板に形成されたダメージ
層をドライエッチングにより除去する第2工程を行うの
で、残留水素、酸素原子が半導体基板へ拡散侵入するこ
とを防止でき、安定して低抵抗のコンタクトを形成する
ことができる。
【0043】請求項2の半導体装置の製造方法によれ
ば、処理室内を1×10-5Torrより高真空度に排気
した後、コンタクトホール内に金属配線膜を形成する前
にコンタクトホール内をクリーニングする第3工程を行
うので、水素、酸素が半導体基板に打ち込まれることは
なく、安定して低抵抗のコンタクトを形成することがで
きる。
【0044】請求項3の半導体装置の製造方法によれ
ば、処理室内を1×10-5Torrより高真空度に排気
した後、配線間コンタクトホール内に第2の金属配線膜
を形成する前に配線間コンタクトホール内をクリーニン
グする第7工程を行うので、水素、酸素が第1金属配線
膜に打ち込まれることはなく、安定して低抵抗のコンタ
クトを形成することができる。
【0045】請求項4の半導体装置の製造方法では、請
求項1,2または3において、処理室内を上記のように
高真空度に排気してから実際の処理を行うとすると、排
気にかなりの時間を要するので設備の処理能力が著しく
低下するという課題を解決するものであり、真空排気時
に処理室内に弗素、塩素および炭素、水素、および塩素
の化合物からなるガスを真空排気途中で導入するだけ
で、排気時間を大幅に短縮することが可能となる。した
がって、安定した低抵抗のコンタクトを短時間、低コス
トで形成することができる。
【図面の簡単な説明】
【図1】この発明の第1の実施例の半導体装置の製造方
法の工程説明図である。
【図2】第1の実施例におけるコンタクト抵抗と到達真
空度の関係を示すグラフである。
【図3】第2の実施例の半導体装置の製造方法の工程説
明図である。
【図4】第2の実施例におけるコンタクト抵抗と到達真
空度の関係を示すグラフである。
【図5】第3の実施例の半導体装置の製造方法の工程説
明図である。
【図6】第3の実施例における半導体装置の断面図であ
る。
【図7】第3の実施例におけるコンタクト抵抗と到達真
空度の関係を示すグラフである。
【図8】第4の実施例における到達真空度と排気時間の
関係を示すグラフである。
【図9】従来例における半導体装置の断面図である。
【符号の説明】
11 シリコン基板(半導体基板) 12 拡散層 13 層間絶縁膜 14 コンタクトホール 15 ダメージ層 16 金属配線膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/768 H01L 21/302 F N 21/90 A

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板に積層した層間絶縁膜に、前
    記半導体基板の拡散層へのコンタクトホールを、レジス
    トパターンをマスクとしてドライエッチングにより形成
    する第1工程と、この第1工程時に前記半導体基板に形
    成されたダメージ層をドライエッチングにより除去する
    第2工程とを含む半導体装置の製造方法であって、処理
    室内を1×10-3Torrより高真空度に排気した後、
    前記第2工程を行うことを特徴とする半導体装置の製造
    方法。
  2. 【請求項2】 半導体基板に積層した層間絶縁膜に、前
    記半導体基板の拡散層へのコンタクトホールを、レジス
    トパターンをマスクとしてドライエッチングにより形成
    する第1工程と、この第1工程時に前記半導体基板に形
    成されたダメージ層をドライエッチングにより除去する
    第2工程と、前記コンタクトホール内に金属配線膜を形
    成する前に前記コンタクトホール内をクリーニングする
    第3工程とを含む半導体装置の製造方法であって、処理
    室内を1×10-5Torrより高真空度に排気した後、
    前記第3工程を行うことを特徴とする半導体装置の製造
    方法。
  3. 【請求項3】 半導体基板に積層した第1層間絶縁膜
    に、前記半導体基板の拡散層へのコンタクトホールを、
    レジストパターンをマスクとしてドライエッチングによ
    り形成する第1工程と、この第1工程時に前記半導体基
    板に形成されたダメージ層をドライエッチングにより除
    去する第2工程と、前記コンタクトホール内に第1金属
    配線膜を形成する前に前記コンタクトホール内をクリー
    ニングする第3工程と、前記コンタクトホール内および
    前記第1層間絶縁膜上に前記第1の金属配線膜を積層す
    る第4工程と、前記第1金属配線膜上に第2層間絶縁膜
    を積層する第5工程と、前記第2層間絶縁膜に、第1金
    属配線膜への配線間コンタクトホールを、レジストパタ
    ーンをマスクとしてドライエッチングにより形成する第
    6工程と、前記配線間コンタクトホール内に第2の金属
    配線膜を形成する前に前記配線間コンタクトホール内を
    クリーニングする第7工程とを含む半導体装置の製造方
    法であって、処理室内を1×10-5Torrより高真空
    度に排気した後、前記第7工程を行うことを特徴とする
    半導体装置の製造方法。
  4. 【請求項4】 処理室内に弗素、塩素および炭素、水
    素、および塩素の化合物からなるガスを導入し、高真空
    度に排気する請求項1,2または3記載の半導体装置の
    製造方法。
JP5529795A 1995-03-15 1995-03-15 半導体装置の製造方法 Pending JPH08250478A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP5529795A JPH08250478A (ja) 1995-03-15 1995-03-15 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5529795A JPH08250478A (ja) 1995-03-15 1995-03-15 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPH08250478A true JPH08250478A (ja) 1996-09-27

Family

ID=12994646

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5529795A Pending JPH08250478A (ja) 1995-03-15 1995-03-15 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JPH08250478A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011530821A (ja) * 2008-08-14 2011-12-22 カールツァイス エスエムエス ゲーエムベーハー ガリウムで汚染された層の電子ビーム誘起エッチング方法
US9023666B2 (en) 2008-08-14 2015-05-05 Carl Zeiss Sms Gmbh Method for electron beam induced etching
US9281179B2 (en) 2010-12-23 2016-03-08 Samsung Electronics Co., Ltd. Methods of fabricating semiconductor devices
KR20170141752A (ko) * 2015-04-24 2017-12-26 어플라이드 머티어리얼스, 인코포레이티드 고 종횡비 비아들의 세정

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011530821A (ja) * 2008-08-14 2011-12-22 カールツァイス エスエムエス ゲーエムベーハー ガリウムで汚染された層の電子ビーム誘起エッチング方法
US8632687B2 (en) 2008-08-14 2014-01-21 Carl Zeiss Sms Gmbh Method for electron beam induced etching of layers contaminated with gallium
US9023666B2 (en) 2008-08-14 2015-05-05 Carl Zeiss Sms Gmbh Method for electron beam induced etching
TWI501312B (zh) * 2008-08-14 2015-09-21 Zeiss Carl Sms Gmbh 電子束誘發蝕刻含鎵層之方法
JP2016146491A (ja) * 2008-08-14 2016-08-12 カールツァイス エスエムエス ゲーエムベーハーCarl Zeiss SMS GmbH ガリウムで汚染された層の電子ビーム誘起エッチング方法
US9281179B2 (en) 2010-12-23 2016-03-08 Samsung Electronics Co., Ltd. Methods of fabricating semiconductor devices
KR20170141752A (ko) * 2015-04-24 2017-12-26 어플라이드 머티어리얼스, 인코포레이티드 고 종횡비 비아들의 세정
CN107810546A (zh) * 2015-04-24 2018-03-16 应用材料公司 清洁高深宽比通孔
JP2018516458A (ja) * 2015-04-24 2018-06-21 アプライド マテリアルズ インコーポレイテッドApplied Materials,Incorporated 高アスペクト比ビアの洗浄

Similar Documents

Publication Publication Date Title
US4547260A (en) Process for fabricating a wiring layer of aluminum or aluminum alloy on semiconductor devices
US6204192B1 (en) Plasma cleaning process for openings formed in at least one low dielectric constant insulation layer over copper metallization in integrated circuit structures
JP2553513B2 (ja) 有機マスクを状態調節するための方法
US6682659B1 (en) Method for forming corrosion inhibited conductor layer
KR940000906B1 (ko) 반도체장치의 제조방법
US6184132B1 (en) Integrated cobalt silicide process for semiconductor devices
US6693038B1 (en) Method for forming electrical contacts through multi-level dielectric layers by high density plasma etching
JP3236225B2 (ja) 半導体装置及びその製造方法
JP2891952B2 (ja) 半導体装置の製造方法
US6979633B2 (en) Method of manufacturing semiconductor device
JP2882339B2 (ja) タングステンcvd反応室内のエッチング方法
JPH08250478A (ja) 半導体装置の製造方法
JPH10326830A (ja) 半導体装置の製造方法
JP3270196B2 (ja) 薄膜形成方法
JP3044728B2 (ja) 埋め込みプラグの製造方法
JP2872522B2 (ja) 半導体装置のドライエッチング方法
JPH0492423A (ja) 半導体集積回路装置の製造方法
JP4559565B2 (ja) 金属配線の形成方法
JP2001077193A (ja) コンタクトの形成方法
JP3204041B2 (ja) 絶縁膜の形成方法
JPH05109702A (ja) 半導体装置の製造方法
JPH0360126A (ja) 半導体装置の製造方法
JPH10125654A (ja) 半導体装置の製造方法
JP2661355B2 (ja) 半導体装置の製造方法
JPH08274076A (ja) 半導体装置の製造方法