JP2018516458A - 高アスペクト比ビアの洗浄 - Google Patents

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Abstract

ビアからアモルファスシリコン/酸化ケイ素膜の残りを除去する方法が記載されている。本方法には、酸化ケイ素を除去するために、フッ素を含む遠隔プラズマ、また遠隔プラズマにおいて励起されないフッ素および窒素水素含有前駆体を含む局所プラズマが伴いうる。本方法にはその後、全ての薄い炭素層(フォトレジストからの残り)を潜在的に除去するため、またアモルファスシリコン層を除去する準備として処理するための不活性種の局所プラズマが伴いうる。本方法にはその後、同じ基板処理領域内で可能な幾つかのオプションと共に、処理されたアモルファスシリコン層の除去が伴いうる。その後ビアの底部は、単結晶シリコン膜のエピタキシャル成長につながる露出した単結晶シリコンを有しうる。本書に提示される方法は、3d NAND(例:VNAND)デバイス形成に特に好適でありうる。【選択図】図2

Description

[0001]本明細書の主題は、製造中の高アスペクト比ビアの洗浄に関する。
[0002]集積回路は、基板表面上に複雑なパターンの材料層を形成する処理によって可能になる。基板上にパターン形成された材料を作るには、露出した材料を取り除くための制御された方法が必要である。化学エッチングは、下位層にフォトレジストでパターンを転写する、層を薄くする、又は表面にすでにある特徴の横寸法を薄くすることを含む、様々な目的に使用される。1つの材料を別の材料より速くエッチングして、例えば、パターン転写プロセスが進行するのを助ける、エッチングプロセスがあることが望ましいことが多い。そのようなエッチングプロセスは、第2の材料に対し、第1の材料について選択的であると言われる。材料、回路及びプロセスの多様性の結果として、種々の材料に対して選択性を持ったエッチングプロセスが開発されて来た。
[0003]半導体基板から材料を選択的に除去するためには多くの場合、ドライエッチングプロセスが望ましい。この望ましさは、物理的な乱れを最小にして、微小構造から材料を穏やかに除去する能力から来る。ドライエッチングプロセスではまた、気相試薬を除去することにより、エッチング速度をいきなり止めることが可能である。いくつかのドライエッチングプロセスには、高いエッチング選択性を達成するために一つ又は複数の前駆体から形成される遠隔プラズマ副生成物へ基板を曝露することが伴う。高い選択性を達成することで、新規のプロセスシーケンスが可能になる。
[0004]この新規の遠隔プラズマドライエッチングプロセスによって付与される高いエッチング選択性を利用した、プロセスシーケンスを拡張する方法が必要である。
[0005]反応性イオンエッチング(RIE)には、既定の方向に加速したイオンによって材料を除去することが伴う。大抵は基板にパターン形成をしやすくするために、マスクが存在する。酸化と組み合わせた(残ったマスクを除去するための)照射により、パターン基板に形成されたビアの底部に厄介なくずが生じる。ビアから残ったアモルファスシリコン/酸化ケイ素膜を除去する方法を説明する。本方法には、酸化ケイ素を除去するために、フッ素を含む遠隔プラズマ、またフッ素を含み遠隔プラズマにおいて励起されない窒素水素含有前駆体から更に形成される局所プラズマが伴いうる。本方法にはその後に、全ての薄い炭素層(フォトレジストからの残り)を潜在的に除去するため、またアモルファスシリコン層を除去する準備として処理するための不活性種の局所プラズマが伴いうる。本方法にはその後に、水素含有前駆体の遠隔励起、及びプラズマ放出物を用いた処理済みアモルファスシリコン層の除去が伴いうる。その後ビアの底部は、単結晶シリコン膜のエピタキシャル成長につながる露出した単結晶シリコンを有しうる。本書に提示される方法は、3d NAND(例:VNAND)デバイス形成に特に好適でありうる。
[0006]本書に開示される実施形態は、パターン基板をエッチングする方法を含む。本方法は、パターン基板にフォトレジスト層のパターンを形成することを含む。本方法は更に、高アスペクト比ビアに反応性イオンエッチングを実施してパターン基板を形成することを含む。反応性イオンエッチングにより、高アスペクト比ビアの底部にアモルファスシリコン層が形成される。本方法は更に、パターン基板からフォトレジスト層をアッシングすることを含む。アッシングにより、アモルファスシリコン層の上に酸化ケイ素層が形成される。本方法は更に、高アスペクト比ビアの底部から酸化ケイ素層を選択的にエッチングすることを含む。本方法は更に、高アスペクト比ビアの底部からアモルファスシリコン層を選択的にエッチングして、単結晶シリコンを露出させることを含む。
[0007]アモルファスシリコン層と酸化ケイ素層との間に薄い炭素層が形成されうる。同じ基板処理領域において、酸化ケイ素層を選択的にエッチングする工程、及びアモルファスシリコン層を選択的にエッチングする工程が実施されうる。薄い炭素層は、酸化ケイ素層を選択的にエッチングすることと、アモルファスシリコン層を選択的にエッチングすることとの間で除去されうる。同じ基板処理領域において酸化ケイ素層とアモルファスシリコン層の両方を選択的にエッチングすることによって、薄い炭素層が除去されうる。
[0008]本書に開示される実施形態は、パターン基板をエッチングする方法を含む。本方法は、パターン基板を基板処理領域内に配置することを含む。パターン基板は、25:1よりも大きい高さ幅アスペクト比を有する高アスペクト比ビアを有する。本方法は更に、遠隔プラズマ領域の中で遠隔プラズマが形成されている間に、遠隔プラズマ領域にフッ素含有前駆体を流入させて、プラズマ放出物を生じさせることを含む。本方法は更に、プラズマ放出物を、第1のシャワーヘッドを通して、第1のシャワーヘッドと第2のシャワーヘッドとの間のシャワーヘッド間領域に流入させることを含む。本方法は更に、シャワーヘッド間領域においてプラズマ放出物を窒素水素含有前駆体と結合させることを含む。窒素水素含有前駆体は、前駆体の結合を形成するためにいかなるプラズマも通過していない。本方法は更に、第2のシャワーヘッドを通して基板処理領域に前駆体の結合を流入させることを含む。本方法は更に、局所プラズマを基板処理領域に形成することを含む。本方法は更に、高アスペクト比ビアの底部から、酸化ケイ素の露出部分を除去することを含む。
[0009]高アスペクト比ビアの幅は、120nmより狭くてよい。シャワーヘッド間領域は、プラズマ放出物の結合工程の間は、プラズマフリーでありうる。プラズマ放出物の結合工程の間のシャワーヘッド間領域内の電子温度は、0.5ev未満であってよい。プラズマ放出物の結合工程の間の遠隔プラズマ領域における電子温度、及び基板処理領域における電子温度は各々、0.5evを上回りうる。酸化ケイ素の露出部分を除去することにより、酸化ケイ素も高アスペクト比ビアの側壁から、側壁底部近くの底部除去速度が側壁上部近くの上部除去速度の10%以内になるように一様な速度で除去されうる。遠隔プラズマは容量結合され得、局所プラズマは容量結合されうる。本方法は更に、高アスペクト比ビアの底部からアモルファスシリコン部分を除去する工程を含みうる。アモルファスシリコン部分を除去する工程は、酸化ケイ素の露出部分を除去した後で実施され得、アモルファスシリコン部分を除去する工程により、単結晶シリコンが露出する。本方法は更に、単結晶シリコン上に単結晶シリコンをエピタキシャル成長させる工程を含みうる。アモルファスシリコン部分を除去する工程は更に、フッ素局所プラズマ出力を有するフッ素局所プラズマを形成する間に、第2のフッ素含有前駆体を基板処理領域に流入させることを含みうる。アモルファスシリコン部分を除去する工程は、水素プラズマ放出物を形成するために水素遠隔プラズマ出力を有する水素遠隔プラズマを形成する間に、遠隔プラズマ領域に水素含有前駆体を流入させることを含み、アモルファスシリコン部分を除去する工程は更に、水素プラズマ放出物を第1のシャワーヘッドを通してシャワーヘッド間領域に流入させ、次に第2のシャワーヘッドを通して基板処理領域に流入させ、更に、基板処理領域において水素局所プラズマ出力を有する水素局所プラズマの水素プラズマ放出物を励起させることを含む。水素含有前駆体を流入させる工程の間のシャワーヘッド間領域内の電子温度は0.5ev未満であってよく、水素含有前駆体を流入させる工程の間の遠隔プラズマ領域における電子温度、及び基板処理領域における電子温度は各々、0.5evを上回りうる。
[0010]本書に開示される実施形態は、パターン基板をエッチングすることを含む。本方法は、パターン基板を基板処理領域内に配置することを含む。パターン基板は、25:1よりも大きい高さ幅アスペクト比を有する高アスペクト比ビアを有する。本方法は更に、遠隔プラズマ領域の中で遠隔プラズマを形成している間に、基板処理領域と流体結合した遠隔プラズマ領域の中にフッ素含有前駆体を流入させて、プラズマ放出物を生じさせることを含む。本方法は更に、プラズマ放出物を第1のシャワーヘッドを通して、第1のシャワーヘッドと第2のシャワーヘッドとの間のシャワーヘッド間領域に流入させることを含む。本方法は更に、プラズマ放出物を、いかなるプラズマも通過していない窒素水素含有前駆体と結合させて、前駆体の結合を形成することを含む。本方法は更に、前駆体の結合を第2のシャワーヘッドを通して基板処理領域に流入させることを含む。本方法は更に、基板処理領域内に局所プラズマを形成することを含む。本方法は更に、高アスペクト比ビアの底部から酸化ケイ素の露出部分を除去することを含む。本方法は更に、不活性ガスからスパッタリング局所プラズマを形成している間に、不活性ガスを基板処理領域に流入させることを含む。本方法は更に、パターン基板をスパッタリングすることを含む。本方法は更に、フッ素局所プラズマ出力を有するフッ素局所プラズマを形成する間、フッ素含有前駆体を流入させることを含む。本方法は更に、高アスペクト比ビアの底部からアモルファスシリコンを除去して、露出した単結晶シリコンを露出させることを含む。
[0011]追加の実施形態及び特徴は、部分的には下記の説明に明記されており、部分的には、本明細書を検討することで当業者に明白になるか、又は、開示される実施形態の実践によって既知になりうる。開示される実施形態の特徴及び利点は、本明細書に記載の手段、組み合わせ、及び方法を用いて実現され、獲得されうる。
[0012]本明細書の残り部分及び図面を参照することにより、実施形態の性質及び利点のさらなる理解が実現しうる。
実施形態に係る例示のビア洗浄プロセスの間のデバイスの断面図である。 実施形態に係る例示のビア洗浄プロセスの間のデバイスの断面図である。 実施形態に係るビア洗浄プロセスのフロー図である。 実施形態に係る基板処理チャンバを示す概略断面図である。 実施形態に係る基板処理チャンバの一部を示す概略断面図である。 実施形態に係るシャワーヘッドを示す底面図である。 実施形態に係る例示の基板処理システムを示す上面図である。
[0020]添付の図面では、類似の構成要素及び/又は特徴は同じ参照符号を有しうる。更に、同じ種類の様々な構成要素は、参照符号の後にダッシュを付けること、及び、類似の構成要素同士を区別する第2符号によって、区別されうる。本明細書において第1参照符号のみが使用される場合、その説明は、第2参照符号に関わりなく、同じ第1参照符号を有する類似の構成要素のうちの任意の1つに適用可能である。
[0021]反応性イオンエッチング(RIE)には、既定の方向に加速したイオンによって材料を除去することが伴う。大抵は基板にパターン形成をしやすくするために、マスクが存在する。酸化と組み合わせた照射(残ったマスクを除去するための)により、パターン基板に形成されたビアの底部に厄介なくずが生じる。ビアから残ったアモルファスシリコン/酸化ケイ素膜を除去する方法を説明する。本方法には、酸化ケイ素を除去するために、フッ素を含む遠隔プラズマ、またフッ素を含み遠隔プラズマにおいて励起されない窒素水素含有前駆体から更に形成される局所プラズマが伴いうる。本方法にはその後に、不活性種の局所プラズマにより、全ての薄い炭素層(フォトレジストからの残り)を潜在的に除去する、またアモルファスシリコン層を除去する準備として処理することが伴いうる。本方法はその後に、水素含有前駆体の遠隔励起、及びプラズマ放出物を用いた処理済みアモルファスシリコン層の除去が伴いうる。その後ビアの底部は、単結晶シリコン膜のエピタキシャル成長につながる、露出した単結晶シリコンを有しうる。本書に提示される方法は、3d NAND(例:VNAND)デバイス形成に特に好適でありうる。
[0022]最近開発された気相遠隔エッチングプロセスは、一部において、繊細な表面パターンをエッチング液に曝露する必要をなくすために設計されている。エッチング液は、線幅が縮小されるにつれ繊細な表面パターンを崩壊させる原因となりつつある。本書に提示される方法によって、歩留まり、性能及び費用の削減の更なる改善が可能になる。本方法には、同じ基板処理チャンバの同じ基板領域においていくつかの工程を実施することが伴う。基板処理領域は、本書に記載される適切な工程の間、真空下に置かれたままでありうる(例:シリコンのRIE、アッシング及びエピタキシャル成長は他の所で実施されうる)。従来技術のエッチング液によるプロセスは、本書に提示された種類の統合プロセスシーケンスにおいては候補とはならない。
[0023]本書に記載される実施形態を更に理解し、認識することができるように、実施形態に係る3−dフラッシュメモリセルを形成するビア洗浄プロセス201(図2参照)中の3−dフラッシュメモリセルの断面図である図1A及び1Bをここで参照する。一実施例において、パターン基板101上のフラッシュメモリセルは、交互に積層された酸化ケイ素105及び窒化ケイ素110を含む。窒化ケイ素は犠牲であり、デバイスが完成する前に導体と差し替えられるようになっている。「上部(top)」及び「上(up)」は、本書では、基板平面から直角に遠位の部分/方向であって、基板の主要平面から直角方向に更に離れている部分/方向を説明するために使用される。「垂直(vertical)」は、「上部(頂部)」に向かう「上」方向に位置合わせされたアイテムを説明するために使用されることになる。以下で意味が明確になる他の類似の用語も、使用されうる。
[0024]工程210において、酸化ケイ素105と窒化ケイ素110の隣接する2つの垂直積層の間に高(高さ幅)アスペクト比を有する垂直ビアが形成され、これは高アスペクト比ビアと称されうる。工程210には、実施形態に係るパターン基板に反応性イオンエッチング(RIE)を施すことが伴いうる。高アスペクト比ビアは、他の材料に形成することが可能であり、実施形態において材料の均質層に形成可能である。高アスペクト比ビアは、図1A〜1Bに示すようにメモリ孔であってよく、VNAND(垂直NAND)とも称されうる3d NANDを形成するために使用されうる。高アスペクト比ビアは、上から見たときに円形であってよい。反応性イオンエッチングにおいてパターン化されたフォトレジストを使用して、工程210の高アスペクト比ビアがエッチング除去されるように反応性イオンエッチングを限定しやすくすることができる。次に、例えばパターン基板をオゾンに曝露することによって、フォトレジストをアッシングによって除去することができ、これも工程210の一部として見なされうる。
[0025]工程210の結びにおいて、高アスペクト比ビアの底部102は、幾つかの屑を有する可能性があり、この屑を除去して、高アスペクト比ビアの底部102に単結晶シリコンが現れるようにする必要がある。反応性イオンエッチングにより、高アスペクト比ビアの底部102において単結晶シリコンがある程度スパッタリングされ、薄い層がアモルファスシリコンに変化する。パターン基板101からフォトレジストをアッシングすることにより、アモルファスシリコン上に(薄い炭素層とも称される)薄い炭素含有層が形成され得、薄い炭素層上に薄い酸化ケイ素層も形成されうる。薄い酸化ケイ素層は、シリコンリッチ酸化物(SRO)層であってよい。本書に提示される方法の利点は、高アスペクト比ビアの底部102において単結晶シリコンが露出することである。本方法により、単結晶シリコンのエピタキシャル成長が可能になり、高性能VNANDデバイスの形成が可能になる。
[0026]酸化ケイ素105と窒化ケイ素110の積層は(任意選択的に)、原子層成長法(ALD)によっておそらく堆積された非常に薄い共形酸化ケイ素層で覆われていてよい。薄い共形酸化ケイ素層は、層が任意選択的なものであり、あっても非常に薄いため、図1A〜1Bには図示していない。薄い共形酸化ケイ素層は、実施形態において約6nm以下、又は5nm未満の厚さを有しうる。薄い共形酸化ケイ素層は、実施形態においてシリコン及び酸素を含みうる、又はそれらから成る。全ての上位層の形状寸法及び薄さの制約により、エッチング液が使用されたときに高アスペクト比ビアを組み込むデバイスが損傷するため、本書に提示された気相エッチング法の意義が高まる。エッチング液は簡単に除去することができず、エッチングが継続する。エッチング液は最終的に、ピンホールを形成及び/又は貫通し、製造が完了した後でデバイスに損傷を与えうる。
[0027]反応性イオンエッチング及びフォトレジストの除去の後、パターン基板は、基板の単結晶シリコン上のアモルファスシリコン層上の非常に薄い炭素層上に酸化ケイ素の積層膜を有しうる。積層は高アスペクト比ビアの底部102に存在し得、次の工程によって除去されて、VNAND活性領域のエピタキシャル成長の準備として単結晶シリコンが露出しうる。パターン基板101は、基板処理チャンバの基板処理領域内に配置される。次に三フッ化窒素の流れが遠隔プラズマ領域に導入され、三フッ化窒素は別のプラズマ領域内の遠隔プラズマ処理において励起される。プラズマ放出物が遠隔プラズマにおいて形成され、第1のシャワーヘッドを通して流れる。工程220において、プラズマ放出物は、いかなるプラズマにおいても励起されていないアンモニアと結合し、この結合物は第2のシャワーヘッドを通して、基板処理領域に流入する。工程220において、基板処理領域で局所プラズマ処理が行われ、高アスペクト比ビアの底部の酸化ケイ素が除去される。次に、基板処理領域から、使用されなかった処理廃水が除去される。
[0028]本明細書において、この分離されたプラズマ領域は、処理チャンバから分離した別個のモジュール内にありうる遠隔プラズマ領域と称されうる、あるいは開孔又はシャワーヘッドによって基板処理領域から分離した処理チャンバ内の一区画と称され得る。実施形態によれば、プラズマ放出物は第1のシャワーヘッド及び/又はイオンサプレッサを通過して、第1のシャワーヘッドと第2のシャワーヘッドとの間の領域の電子温度を低下させうる(イオン密度を低下させうる)。第1のシャワーヘッドと第2のシャワーヘッドとの間の領域は本明細書において、シャワーヘッド間領域と称されうる。シャワーヘッド間領域は、選択性を高めるためにプラズマフリーであってよく、プラズマフリーのシャワーヘッド間領域と称されうる。2つのシャワーヘッドが存在することで、2つの分離したプラズマ間のクロストークを避けることができ、エッチング選択性においても利点が得られることが分かっている。工程220において、シャワーヘッド間領域の電子温度が低下することで、露出した他の材料(例:多結晶シリコン又はシリコン)に比べて酸化ケイ素のエッチング選択性が高まることが分かっている。本明細書では、後ほど「プラズマフリー」とみなされる低い電子温度(例:<0.5eV)について説明する。一方で、工程220の間の遠隔プラズマ領域と基板処理領域の電子温度は、0.5evを上回りうる。低い電子温度と、これらの温度を達成する方法を、後に適切に説明する。
[0029]一般に、フッ素含有前駆体を遠隔プラズマ領域に流入させることができ、フッ素含有前駆体は、F、F、BrF、ClF、NF、HF、フッ素化炭化水素、SF及びXeFからなる群から選択される少なくとも一つの前駆体を含む。
[0030]概して、窒素水素含有前駆体が、アンモニアの代わりに用いられうる。窒素水素含有前駆体は、例えば、上記例で用いられたアンモニア(NH)のように、窒素及び水素のみで構成されうる。窒素水素含有前駆体は、実施形態において、ヒドラジン(N)でありうる。プラズマフリーのシャワーヘッド間領域に入る前に励起していない窒素水素含有前駆体を最初にいかなるプラズマも通過させずに、プラズマフリーのシャワーヘッド間領域に直接流入させることができる。窒素水素含有前駆体は、遠隔プラズマ領域又はいかなるプラズマも通過しないため、励起されていない前駆体と称されうる。励起されていない前駆体は、遠隔プラズマ領域で形成されたプラズマ放出物によってのみ励起されうる。励起されていない前駆体は、NxHyでありうる(x及びyは各々1以上である)。例えば、実施形態における励起されていない前駆体は、アンモニアであってよい。今説明した励起されていない前駆体の存在により、エッチング工程220における酸化ケイ素の選択性が高まりうる。励起されていないNxHy前駆体と結合する前に、プラズマ放出物にシャワーヘッド及び/又はイオンサプレッサを通過させて、(イオン密度を低下させるために)プラズマフリーのシャワーヘッド間領域の電子温度を低下させることができる。
[0031]工程230において、次に基板処理領域に不活性ガス、例えばArが流入されうる。工程230の間、不活性ガスが遠隔プラズマ領域に流入されうる、あるいは基板処理領域に直接流入されうる。一般に、実施形態において、不活性ガスは、パターン基板内に共有結合を形成しないガスのみを含みうる、あるいはそれで構成されうる。不活性ガスは、実施形態において、Ne、Ar又はHeのうちの一又は複数を含みうる、あるいはそれで構成されうる。工程230では、実施形態において、高アスペクト比ビアの底部102から炭素層が除去されうる。工程230では、底部102におけるアモルファスシリコンを次の工程中に除去する準備もされうる。実施形態によれば、工程230が省略された場合、工程250(後に説明する)によっては、底部102からアモルファスシリコンがうまく除去されない場合がある。
[0032]工程240−1において、水素含有前駆体、例えばHが次に基板処理領域に流入されうる。工程240−1の間、遠隔プラズマ領域に水素含有前駆体が流入されうる。一般に、実施形態では、水素含有前駆体は、原子水素、水素分子、アンモニア、炭化水素及び不完全ハロゲン置換炭化水素のうちの一又は複数を含みうる。実施形態において、水素含有前駆体は、水素のみを含みうる、あるいは水素のみで構成されうる。遠隔プラズマ領域において水素遠隔プラズマ処理が実施され、水素含有前駆体が励起されてプラズマ放出物が形成される。水素含有前駆体から形成されたプラズマ放出物は、第1のシャワーヘッドを通過してシャワーヘッド間領域に入り、その後基板処理領域へ入りうる。基板処理領域では、プラズマ放出物は更に、水素局所プラズマにおいて励起され、励起種は、パターン基板101の高アスペクト比ビアの底部へ導かれうる。このように、工程250において、励起種によりアモルファスシリコンが除去され、単結晶シリコンが露出する。未使用のプロセス廃水は、基板処理領域から除去される。シャワーヘッド間領域の電子温度の低下により、工程240−1におけるアモルファスシリコンのエッチング選択性が、他の露出した材料(例:ポリシリコン又はシリコン)に比べて高まることが確認されている。「プラズマフリー」と見なされる低い電子温度(例:<0.5eV)を、本書で後に説明する。一方で、工程240−1の間の遠隔プラズマ領域及び基板処理領域の電子温度は、0.5evを上回りうる。
[0033]図1Bに示すように、次にパターン基板101上の単結晶シリコンの露出部分を使用してエピタキシャルシリコン103を成長させて、高可動性チャネルの材料を形成することができる。エピタキシャルシリコン103は、パターン基板101を比較的高い基板温度でシラン、ジシラン、ジクロロシラン、又は別のシリコン含有前駆体に暴露することによって成長させることができる。実施形態によれば、パターン基板101の温度は650℃を上回る、700℃を上回る、又は800℃を上回りうる。実施形態によれば、エピタキシャルシリコン103のエピタキシャル成長を別の基板処理チャンバで実施することができ、これにより、エピタキシを実施する前にパターン基板101が基板処理領域から取り外されうる。
[0034]高アスペクト比ビアは、図1A〜1Bでわかるように、高い高さ幅アスペクト比を有する。上から見て分かるように、高アスペクト比ビアは、高アスペクト比ビアの底部102から屑を除去することを困難にする低アスペクト比を有し得、これにより本書に提示される方法の利点が生じる。ビアは、例えば平坦に置かれたパターン基板の上から見ると円形のように見えうる。実施形態では、ビアはエピタキシャル成長したシリコンで充填されていてよい、又はされていなくてよい。実施形態によれば、高アスペクト比ビアの幅は、120nm未満、100nm未満、80nm未満、又は60nm未満でありうる。高アスペクト比ビアのアスペクト比は、上から見ると約1:1でありうる。実施形態において、高アスペクト比ビアの高さ幅アスペクト比は、35:1よりも大きく、40:1よりも大きく、又は50:1よりも大きくてよい。
[0035]ビア洗浄プロセス201の工程の間、前駆体は、基板処理チャンバの適切な領域に流入されうる。工程220の間、フッ素含有前駆体は、25sccm(標準立方センチメートル/分)と500sccmの間の流量で遠隔プラズマ領域に流入されうる。工程220の間、窒素水素含有前駆体(例:NH)は、25sccmと2000sccmの間の流量でシャワーヘッド間領域に供給される。工程230の間、不活性ガス(例:Ar)は、50sccmと3000sccmの間の流量で供給される。水素含有前駆体は、25sccmと3000slmの間の流量で遠隔プラズマ領域に流入されうる。当業者は、処理チャンバの構成、基板のサイズ、エッチングされる特徴の形状寸法及びレイアウトを含む幾つかの要因により、他のガス及び/又は流れが使用可能であることを認識するだろう。
[0036]フッ素含有前駆体、窒素水素含有前駆体、及び水素含有前駆体の流れには更に、He、N、Ar等の一又は複数の比較的不活性なガスが含まれうる。不活性ガスを使用して、プラズマの安定性又はプロセス均一性を改善することができる。安定したプラズマの形成を促進するために、添加物としてアルゴンが役に立つ。プロセス均一性は、概して、ヘリウムが含まれると増加する。これらの添加物は、本明細書全体を通して実施形態に存在する。異なるガスの流量及び流量比を使用して、エッチング速度及びエッチング選択性を制御することができる。
[0037]実施形態における第1のシャワーヘッドと第2のシャワーヘッドの開口部の数及びサイズは、遠隔プラズマ領域、シャワーヘッド間領域及び基板処理領域の圧力が基本的に同じになるような開口部の数及びサイズであってよい。実施形態によれば、工程220の間の遠隔プラズマ領域、シャワーヘッド間領域、及び基板処理領域内の圧力は、0.01トールと50トールの間、0.1トールと15トールの間、又は0.5トールと5トールの間でありうる。実施形態では、工程230の間の遠隔プラズマ領域、シャワーヘッド間領域、及び基板処理領域内の圧力は、0.001トールと5トールの間、0.01トールと1トールの間、又は0.03トールと0.3トールの間でありうる。実施形態によれば、工程240−1の間の遠隔プラズマ領域、シャワーヘッド間領域、及び基板処理領域内の圧力は、0.01トールと50トールの間、0.05トールと10トールの間、又は0.3トールと3トールの間でありうる。実施形態では、工程220、230、及び/又は240−1の間のパターン基板の温度は、0℃と300℃の間、10℃と250℃の間、又は50℃と200℃の間でありうる。
[0038]ビア洗浄方法201は、工程220、230、及び240−1において遠隔プラズマ領域及び/又は基板処理領域の前駆体にエネルギーを印加することも含む。一実施形態において、エネルギーは必要に応じて、高周波(RF)電力と容量結合プラズマ板を使用して印加され、遠隔プラズマ領域及び基板処理領域に容量結合プラズマが形成される。遠隔プラズマ出力と局所プラズマ出力は、適切な領域の上及び下の板の間にプラズマ出力を印加することによって、容量結合プラズマユニットを使用して印加されうる。
[0039]実施形態では、工程220において、遠隔プラズマ領域に印加された遠隔プラズマ出力は、20ワットと1000ワットの間、40ワットと800ワットの間、約60ワットと約600ワットの間、又は約80ワットと約400ワットの間でありうる。容量結合プラズマユニットは、基板処理領域から離れて配置されうるが、それでも基板処理チャンバ内にある。例えば、容量結合プラズマユニット及びプラズマ発生領域は、対のシャワーヘッドによってガス反応領域から隔てられうる。プラズマ出力は、工程220の間、基板処理領域に同時に印加される。基板処理領域のプラズマにより、高アスペクト比ビアの壁における酸化ケイ素のエッチング速度の均一性が高まりうる。実施形態では、底部の洗浄に加えてビアを均一に広げることが望ましい場合がある。局所プラズマを含めない場合、高アスペクト比ビアの底部近くのエッチング速度は、開口部近くのエッチング速度よりも40%遅くなりうる。実施形態に係る遠隔プラズマ出力と組み合わされた局所プラズマ出力を印加することによって、底部近くのエッチング速度が、上部近くのエッチング速度の10%、8%、5%以内、又は3%以内にもなりうる。実施形態では、局所プラズマ出力は、5ワットと800ワットの間、10ワットと700ワットの間、25ワットと500ワットの間、又は50ワットと200ワットの間であり得る。局所プラズマ出力は、本書に記載されるシャワーヘッドと、任意選択的なイオンサプレッサと組み合わされた遠隔プラズマ出力によって付与される高い選択性を大幅に損なうことなく、高アスペクト比ビアの底部の反応種の相対濃度を高めうる。
[0040]実施形態において、工程230では、遠隔プラズマ出力は遠隔プラズマ領域に印加されない。実施形態に係る工程230の間は、基板処理領域にプラズマ出力が印加される。基板処理領域のプラズマは、不活性ガスを基板に向かって加速させ、高アスペクト比ビアの底部から炭素層を除去しうる。このプロセスはスパッタリングと称され、スパッタリングにより炭素層の下のアモルファスシリコン部分が変化し得、これにより、工程240において、変化したアモルファスシリコン部分が除去されうる。実施形態における局所プラズマ出力は、5ワットと800ワットの間、10ワットと700ワットの間、25ワットと500ワットの間、又は50ワットと200ワットの間であり得る。
[0041]実施形態において、工程240−1で遠隔プラズマ領域に印加される遠隔プラズマ出力は、20ワットと1000ワットの間、40ワットと800ワットの間、約60ワットと約600ワットの間、又は約80ワットと約400ワットの間でありうる。工程240−1の間、プラズマ出力が基板処理領域に同時に印加される。局所プラズマ出力は、実施形態において5ワットと800ワットの間、10ワットと700ワットの間、25ワットと500ワットの間、又は50ワットと200ワットの間であり得る。局所プラズマ出力は、本書に記載されるシャワーヘッドと、任意選択的なイオンサプレッサと組み合わされた遠隔プラズマ出力によって付与される高い選択性を大幅に損なうことなく、高アスペクト比ビアの底部の反応種の相対濃度を高めうる。
[0042]アモルファスシリコンを除去することにより工程240−1を差し替えて、実施形態に係る別の方法で工程250を完了させるための代替策も開発されている。代替工程240−2において基板処理領域にフッ素含有前駆体を流入させうる。実施形態において、フッ素含有前駆体には、F、F、BrF、ClF、NF、HF、フッ素化炭化水素、SF及びXeFから成る群から選択される少なくとも1つの前駆体が含まれ得る。フッ素含有前駆体を励起させるために、基板処理領域においてフッ素局所プラズマ処理が行われる。遠隔励起は絶対に必要ではないため、フッ素含有前駆体は、遠隔プラズマ領域及びシャワーヘッドを通して流入させてもよく、流入させなくてもよい。フッ素局所プラズマにより、励起種をパターン基板101の高アスペクト比ビアの底部へ導くことができる。このように工程250において、励起種は優先的にアモルファスシリコンを除去して、単結晶シリコンを露出させる。基板処理領域から、未使用の処理廃水が除去される。代替工程240−2の間の基板処理領域の電子温度は、0.5evを上回りうる。実施形態によれば、工程240−2の間の基板処理領域の圧力は、0.001トールと5トールの間、0.01トールと1トールの間、又は0.03トールと0.3トールの間でありうる。代替工程240−2は、基板処理領域で前駆体にエネルギーを印加することを含む。実施形態において局所プラズマ出力は、5ワットと800ワットの間、10ワットと700ワットの間、25ワットと500ワットの間、又は50ワットと350ワットの間でありうる。実施形態において、工程240−2の間、フッ素含有前駆体は、0.2sccmと100sccmの間、1sccmと20sccmの間、又は2sccmと15sccmの間の流量で基板処理領域に流入されうる。工程240−2の間に基板処理領域にヘリウムを供給することもでき、100sccmと500sccmの間の流量で供給することができる。
[0043]本書に記載される複数の遠隔プラズマ工程での局所プラズマの励起のオプション使用に関わらず、(シャワーヘッドでありうる)イオンサプレッサを使用して、第1のシャワーヘッドと第2のシャワーヘッドの間のシャワーヘッド間領域に入るラジカル種及び/又は中性種を供給することができる。イオンサプレッサは、イオン抑制素子とも称されうる。実施形態では、例えばイオンサプレッサは、遠隔プラズマ領域からシャワーヘッド間領域への途上のエッチングプラズマ放出物をフィルタリングするために使用される。イオンサプレッサは、イオンよりラジカルの濃度が高い反応ガスを供給するために、用いられうる。プラズマ放出物は、遠隔プラズマ領域とシャワーヘッド間領域との間に配置されたイオンサプレッサを通過する。イオンサプレッサは、プラズマ生成領域から第2のシャワーヘッドまで移動しているイオン種を著しく削減する又は実質的になくすように機能する。
[0044]遠隔プラズマにおいてプラズマが励起されている間、シャワーヘッド間領域においてラングミュア探針を使用して電子温度が測定されうる。電子温度は、0.5eV未満、0.45eV未満、0.4eV未満、又は0.35eV未満でありうる。電子温度のこの極めて低い値は、シャワーヘッド及び/又はイオンサプレッサの存在によって可能である。荷電されていない中性種及びラジカル種は、イオンサプレッサの開口部を通過して、シャワーヘッド間領域に流入しうる。
[0045]本書に記載されたエッチング工程の間のシャワーヘッド間領域は、本明細書中に「プラズマフリー」と記載されうる。「プラズマフリー」とは必ずしも、領域にプラズマがないということを意味するわけではない。プラズマ領域内で発生したイオン化核種及び自由電子は、極めて低い密度で区画(シャワーヘッド)の孔(開口部)を通って移動しうる。チャンバプラズマ領域内のプラズマの境界は、シャワーヘッドの開孔を通ってシャワーヘッド間領域に多少侵入しうる。更に、本書に記載されるエッチングプロセスの膜の望ましい特徴をなくすことなく、低密度のプラズマがシャワーヘッド間領域内に生じ得る。励起されたプラズマ放出物が生成中に、プラズマがチャンバプラズマ領域よりもはるかに低密度のイオン密度を持ついずれの原因も、本明細書で用いる「プラズマフリー」の範囲から逸脱しない。実施形態では、工程によって基板処理領域又は遠隔プラズマ領域もプラズマフリーでありうる。
[0046]図3Aは、処理チャンバ内部に分割されたプラズマ生成領域を有する例示の基板処理チャンバ1001を示す断面図である。膜のエッチング中に、ガス注入口アセンブリ1005を介してチャンバプラズマ領域1015にプロセスガスが流入されうる。遠隔プラズマシステム(RPS)1002を任意選択的にシステムに含むことができ、第1のガスを処理することができ、その後ガスは、ガス注入口アセンブリ1005を通って移動する。プロセスガスは、チャンバプラズマ領域1015に入る前に、RPS1002内で励起されうる。従って、上述したように、適切な一又は複数の前駆体(例:フッ素含有前駆体又は水素含有前駆体)は、実施形態においてRPS1002を通過しうる、又はRPSユニットを迂回しうる。
[0047]冷却板1003、面板1017、イオンサプレッサ1023、第1のシャワーヘッド1025、第2のシャワーヘッド1027、及び基板1055が上に配置された基板支持体1065(ペデスタルとしても知られる)が図示されており、各々は実施形態に従って含まれうる。ペデスタル1065は、基板温度を制御するための熱交換流体が通流する熱交換チャネルを有し得る。この構成により、基板1055の温度を冷却し、あるいは加熱して比較的低い温度、例えば20℃と200℃の間に維持することが可能になりうる。ペデスタル1065もまた、埋め込み加熱要素を使用して、例えば100℃と1100℃の間等の比較的高温に抵抗加熱されうる。
[0048]例示の構成は、面板1017によってチャンバプラズマ領域1015から分割されたガス供給領域1058に通じているガス注入口アセンブリ1005を有することにより、ガス/種が面板1017の孔を介してチャンバプラズマ領域1015へ流れることを含みうる。構造特徴、及び動作特徴は、チャンバプラズマ領域1015から、供給領域1058、ガス注入口アセンブリ1005、流体供給システム1010の中へのプラズマの大量逆流を防止するように選択することができる。構造特徴は、プラズマの逆流を止める面板1017の開孔の寸法と断面形状の選択を含みうる。チャンバの面板(又は導電性の最上部)1017及び第1のシャワーヘッド1025の間には絶縁リング1020があるため、第1のシャワーヘッド1025及び/又はイオンサプレッサ1023に対して面板1017にAC電位を印加することができる。絶縁リング1020を面板1017とシャワーヘッド1025及び/又はイオンサプレッサ1023の間に位置決めすることができ、これにより、チャンバプラズマ領域1015に容量結合されたプラズマ(CCP)を形成することが可能になる。
[0049]イオンサプレッサ1023の複数の孔は、活性ガス(すなわち、イオン、ラジカル及び/又は中性種)のイオンサプレッサ1023の通過を制御するように構成されうる。例えば、孔のアスペクト比(すなわち、孔の長さに対する直径)及び/又は孔の形状寸法は、イオンサプレッサ1023を通過する活性ガスの中のイオン帯電種の流量が減少するように制御されうる。イオンサプレッサ1023の孔は、チャンバプラズマ領域1015に面するテーパ部、及び第1のシャワーヘッド1025に面する円筒部を含みうる。円筒部は、第1のシャワーヘッド1025の中へ進むイオン種の流量を制御するために、成形及び寸法形成されうる。調節可能な電気的バイアスもまた、イオンサプレッサ1023を通るイオン種の流量を制御する追加手段として、イオンサプレッサ1023に印加されうる。イオンサプレッサ1023は同じように、イオン抑制素子1023と称されうる。イオン抑制素子1023は、プラズマ生成領域からシャワーヘッド間領域1026へ移動するイオン帯電種の量を削減する又は失くすように機能しうる。荷電されていない中性種及びラジカル種は、イオンサプレッサの開口部を通過しうる。
[0050]プラズマ出力は、種々の周波数であるか複数の周波数の組合せであり得る。例示的な処理システムにおいて、プラズマは、イオンサプレッサ1023及び/又は第1のシャワーヘッド1025に対する面板1017に供給されるプラズマ出力により供給されうる。プラズマ出力は実施形態において、約10ワットと約5000ワットの間であってよい。実施形態において、例示の処理システムで適用されるRF周波数は、約200kHz未満の低いRF周波数、約10MHzから15MHzまでの高いRF周波数、又は約1GHz又はこれよりも大きいマイクロ波周波数であり得る。プラズマ出力は、遠隔プラズマ領域内に容量結合(CCP)され得る。同様の動作パラメータを有する同様のCCPを使用して、基板処理領域1033に局所プラズマを形成することができる。
[0051]チャンバプラズマ領域1015においてプロセスガスから生じた励起種は、イオンサプレッサ1023及び/又は第1のシャワーヘッド1025の開孔を通って移動し、シャワーヘッド間領域1026に直接流入した追加の前駆体と反応しうる。追加の前駆体は、シャワーヘッド間領域1026に入る前は、いかなるプラズマにおいても励起されなくてよい。追加の前駆体は、第1のシャワーヘッド1025の別部分からシャワーヘッド間領域1026に入りうる。あるいは、全ての前駆体の核種がチャンバプラズマ領域1015内で励起された場合は、追加の前駆体が第1のシャワーヘッド1025の別部分を通って流入しなくてよい。実施形態において本書に記載される遠隔プラズマエッチングプロセス中には、シャワーヘッド間領域1026にプラズマはほんのわずかしか存在しえない、あるいは全く存在しえない。励起された前駆体の誘導体は、シャワーヘッド間領域1026において結合されうる。前駆体及び/又はプラズマ放出物の結合物は次に、第2のシャワーヘッド1027を通して基板処理領域1033に流入し、基板と反応して、基板から構造物をエッチングする又は核種を除去しうる。第2のシャワーヘッド1027は、第1のシャワーヘッド1025の貫通孔よりも小さい貫通孔を有しうる。局所プラズマは基板処理領域1033において、チャンバプラズマ領域1015の遠隔プラズマと同時に形成されうる。あるいは、基板処理領域1033は、実施形態においてプラズマフリーでありうる。
[0052]図3Bは、面板1017を介した処理ガスの分配に影響を与える特徴の詳細図である。処理チャンバ区域1001で使用される例えば第1のシャワーヘッド1025等のガス分配アセンブリは、デュアルチャネルシャワーヘッド(DCSH)と呼ぶことができ、本明細書の図3A及び図3Cに記載される実施形態にさらに詳しく示される。デュアルシャワーヘッドは、エッチング液を基板処理領域1033の中へ送る前に基板処理領域1033外で分離して、チャンバ構成要素との相互作用、そして相互との相互作用を制限しうるエッチングプロセスに用いられうる。
[0053]第1のシャワーヘッド1025は、基板処理領域1033にのみ通じ、チャンバプラズマ領域1015には直接通じていない容積1018を画定するように構成されうる。第1のシャワーヘッド1025は、第1のシャワーヘッド1025までずっと続く第1の流体チャネル1019、及び容積1018から基板処理領域1033に通じる第2の流体チャネル1021を提供するように構成されうる。形成されたチャネルを、第2の流体チャネル1021のみを介して容積1018から流動的にアクセスできるように構成することができ、第1の流体チャネル1019を、複数のプレートと、第2の流体チャネル1021との間の容積1018から流動的に分離させることができる。容積1018は、ガス分配アセンブリ1025の側面を介して流動的にアクセス可能でありうる。図3A〜3Cの例示のシステムはデュアルチャネルシャワーヘッドを含むが、当然ながら、基板処理領域1033へ到達する前に第1及び第2の前駆体を流動的に分離された状態に維持する代替の分配アセンブリを用いることができる。例えば、穴あきプレートと、プレートの下の管を用いることができるが、効率が落ちる、又は記載されたデュアルチャネルシャワーヘッドのような処理の均一性が得られないその他の構成で作動させることができる。
[0054]示される実施形態では、第1のシャワーヘッド1025は、第1の流体チャネル1019を用いて、チャンバプラズマ領域1015においてプラズマによって励起される際にプラズマ放出物を含有するプロセスガスを配分しうる。実施形態では、RPS1002及び/又はチャンバプラズマ領域1015に導入されたプロセスガスは、フッ素又は水素含有前駆体、例えばHを含有しうる。プロセスガスは、例えばヘリウム、アルゴン、窒素(N)等のキャリアガスも含みうる。プラズマ放出物は、プロセスガスのイオン化された又は中性の誘導体を含んでよく、本明細書では、導入されるプロセスガスの原子成分を指すラジカルフッ素前駆体とも呼ばれうる。
[0055]図3Cは、実施形態による、処理チャンバで使用するための第1のシャワーヘッド1025の底面図である。第1のシャワーヘッド1025は、図3Aに示すシャワーヘッドに対応する。第1の流体チャネル1019の図を示す貫通孔1031は、シャワーヘッド1025を通る前駆体の流れを制御し変えるための複数の形状及び構成を有しうる。第2の流体チャネル1021の図を示す小さな孔1027は、シャワーヘッドの表面上に、貫通孔1031の間でさえもほぼ均等に配分され、前駆体がシャワーヘッドから流出したときに、他の構成より均一に混合しやすくなりうる。
[0056]ドライエッチングシステムの実施形態を、集積回路のチップを生産するために、更に大きな製造システムに組み込むことができる。図4に、実施形態における堆積、エッチング、焼成、及び硬化チャンバの上記処理システム(メインフレーム)1101を示す。図面において、一対の正面開口式搬送キャリア(ロードロックチャンバ1102)は、ロボットアーム1104によって受け入れられ、基板処理チャンバ1108a〜fのうちの1つに配置される前に低圧保持エリア1106に配置された様々なサイズの基板を供給する。第2のロボットアーム1110を使用して、保持エリア1106から基板処理チャンバ1108a〜fへ基板ウエハを搬送し戻すことができる。循環式層堆積(CLD)、原子層堆積(ALD)、化学気相堆積(CVD)、物理的気相堆積(PVD)、エッチング、予洗浄、ガス抜き、配向、及び他の基板プロセスに加えて本書に記載されるドライエッチング処理を含む幾つかの基板処理工程を実施するために、各基板処理チャンバ1108a〜fが装備されうる。
[0057]第1のシャワーヘッド1025は、基板処理領域に2つの個別の通路ができた結果、デュアルチャネルシャワーヘッドと称されうる。フッ素含有前駆体又は水素含有前駆体は、デュアルゾーンシャワーヘッドの貫通孔を通って流入し得、補助前駆体は、デュアルゾーンシャワーヘッドの別々のゾーンを通過しうる。別々のゾーンは、上述したように、基板処理領域の方へ通じているが、遠隔プラズマ領域には通じていない。
[0058]基板処理領域への前駆体およびプラズマ放出物が結合した流量は、混合ガス全体の容積の0.05%から約20%の割合を占め、残りはキャリアガスであってよい。実施形態において、フッ素含有前駆体及び水素含有前駆体が遠隔プラズマ領域に流入しても、プラズマ放出物は同じ体積測定の流量比を持つ。フッ素含有前駆体の場合、遠隔プラズマ領域の中の圧力を安定化させるために、フッ素含有ガス及び水素含有前駆体の前に、パージ又はキャリアガスが遠隔プラズマ領域の中に最初に入れられうる。
[0059]本書で使用する「基板(substrate)」は、その上に形成された層を伴うか、又は伴わない、支持基板でありうる。パターン基板は、多種多様なドーピング濃度及びプロファイルの絶縁体又は半導体であってよく、例えば、集積回路の製造で使用される種類の半導体基板でありうる。パターン基板の露出した「酸化ケイ素」は主にSiOであるが、窒素、水素、炭素などの他の元素成分の濃度を含み得る。いくつかの実施形態では、本書で開示される方法を使用してエッチングされる酸化ケイ素部分は、基本的にケイ素及び酸素で構成される。パターン基板の露出した「窒化ケイ素」は主としてSiであるが、酸素、水素、炭素などの他の元素成分の濃度を含みうる。いくつかの実施形態では、本書で説明した窒化ケイ素部分は基本的にケイ素と窒素で構成される。パターン基板の露出した「ケイ素」は主としてSiであるが、窒素、酸素、水素、炭素などの他の元素成分の濃度を含みうる。いくつかの実施形態では、本書で説明したケイ素部分は基本的にケイ素で構成される。
[0060]間隙は、任意の水平アスペクト比を有する、エッチングされた形状である。表面の上方から見ると、間隙は、円形、楕円形、多角形、長方形、又はその他の多種多様な形に見えることがある。「トレンチ」は長い間隙である。トレンチの形は、材料の島の周囲の溝(moat)であってよく、そのアスペクト比は、その溝の長さ又は円周を溝の幅で除したものである。「ビア」は、上方から見ると1に近い水平アスペクト比を有する、短い間隙である。ビアは、円形、若干の楕円形、多角形、又は若干の長方形に見えることがある。本明細書で使用されるとき、コンフォーマルなエッチングプロセスとは、表面と同じ形状での、表面上の材料の概して均一な除去を指す、すなわち、エッチングされた層の表面とエッチング前の表面とが概して平行であるということである。当業者は、エッチングされるインターフェースが100%コンフォーマルということはありそうにないということを認めるであろうから、「概して」という用語は、受入可能な許容範囲を見込む。同様に、コンフォーマルな層(conformal layer)は、概して均一な厚みを有する層を表している。コンフォーマルな層は、内表面と同じ形状の外表面を有しうる、すなわち外表面と内表面は概して平行である。堆積プロセスは大抵100%コンフォーマルにはなりえず、ゆえに、「概して」という用語は許容可能な公差を見込むことが、当業者には認識されよう。
「前駆体」という用語は、材料を表面から除去するか又は材料を表面上に堆積させるための反応に関与する任意のプロセスガスを指すために用いられる。「プラズマ放出物」は、チャンバプラズマ領域から出て、基板処理領域に入るガスを言う。プラズマ放出物は、ガス分子の少なくとも一部が、振動励起状態、解離状態及び/又はイオン化状態である「励起状態」にある。「ラジカル前駆体」は、材料を表面から除去するか又は材料を表面上に堆積させるための反応に関与するプラズマ放出物(プラズマを終了しつつある励起状態にあるガス)を記述するために用いられる。「ラジカルフッ素前駆体」は、フッ素を含有するが、他の元素成分を含有しうるラジカル前駆体を表す。「ラジカル水素前駆体」は、炭素と水素を含有するが、他の元素成分を含有しうるラジカル前駆体を表す。「不活性ガス」という語句は、膜をエッチングするとき又は膜の中に組み入れられるときに、化学結合を形成しない任意のガスを指す。例示的な不活性ガスは希ガスを含むが、(典型的には)微量が膜の中に捕えられたときにいかなる化学結合も形成されない限り、他のガスも含みうる。
[0062]いくつかの実施形態を開示したが、開示されている実施形態の主旨から逸脱することなく、様々な修正例、代替構造物、及び同等物が使用されうることが、当業者には認識されよう。加えて、本明細書に記載される実施形態が不必要に曖昧にならないよう、任意の数の周知のプロセス及び要素は記載していない。従って、上述したものは、特許請求の範囲を限定するものとして解釈すべきでない。
[0063]ある範囲の値が提供される場合、その範囲の上限と下限との間の各介在値も、文脈上別途明示されない限り下限の単位の10分の1まで、明確に開示されることが、理解されよう。ある規定された範囲における任意の規定値又は介在値と、その規定された範囲における他の任意の規定値又は介在値との間の、より狭い範囲の各々が包含される。これらの狭い範囲の上限と下限は、その範囲内に独立して含まれる場合も、除外される場合もあり、規定された範囲における任意の具体的に除外される限界値に応じて、限界値のいずれかが狭い範囲内に含まれる場合、限界値のいずれも狭い範囲内に含まれない場合、又は両方の限界値が狭い範囲内に含まれる場合の各範囲も記載された実施形態に包含される。記載された範囲に一又は両方の限界値が含まれる場合、これらの含有限界値のいずれか又は両方を除外する範囲も含まれる。
[0064]本書及び添付の特許請求の範囲において、単数形の「1つの(a、an)」、及び「その/この/前記(the)」は、文脈上別途明示しない限り、複数の指示対象を含む。ゆえに、例えば、「1つのプロセス(a process)」への言及は、複数のかかるプロセスを含み、「その誘電体材料(the dielectric material)」への言及は、一又は複数の誘電体材料、及び、当業者には既知であるその同等物への言及を含む、等々である。
[0065]同じように、「備える(comprise)」、「備えている(comprising)」、「含む(include、includes)」、及び「含んでいる(including)」という語は、本明細書及び以下の特許請求の範囲において使用される場合、規定された特徴、整数値、構成要素、又は段階の存在を特定することを意図しているが、一又は複数の他の特徴、整数値、構成要素、段階、作用、又はグループの存在又は追加を排除するものではない。

Claims (15)

  1. パターン基板をエッチングする方法であって、
    前記パターン基板にフォトレジスト層のパターンを形成することと、
    前記パターン基板に反応性イオンエッチングを実施して、高アスペクト比ビアを形成することであって、前記反応性イオンエッチングにより、前記高アスペクト比ビアの底部にアモルファスシリコン層が形成される、反応性イオンエッチングを実施することと、
    前記パターン基板から前記フォトレジスト層をアッシングすることであって、アッシングにより前記アモルファスシリコン層の上に酸化ケイ素層が形成される、アッシングすることと、
    前記高アスペクト比ビアの底部から前記酸化ケイ素層を選択的にエッチングすることと、
    前記高アスペクト比ビアの底部から前記アモルファスシリコン層を選択的にエッチングして、単結晶シリコンを露出させることと
    含む方法。
  2. 前記アモルファスシリコン層と前記酸化ケイ素層との間に薄い炭素層が形成される、請求項1に記載の方法。
  3. 前記酸化ケイ素層を選択的にエッチングする工程と、前記アモルファスシリコン層を選択的にエッチングする工程とが、同じ基板処理領域で行われる、請求項1に記載の方法。
  4. パターン基板をエッチングする方法であって、
    25:1よりも大きい高さ幅アスペクト比を有する高アスペクト比ビアを有する前記パターン基板を基板処理領域に配置することと、
    遠隔プラズマ領域で遠隔プラズマを形成している間に、フッ素含有前駆体を前記遠隔プラズマ領域に流入させて、プラズマ放出物を生成することと、
    第1のシャワーヘッドを通して前記プラズマ放出物を前記第1のシャワーヘッドと第2のシャワーヘッドとの間のシャワーヘッド間領域に流入させることと、
    前記シャワーヘッド間領域において、前記プラズマ放出物を窒素水素含有前駆体と結合させることであって、前記窒素水素含有前駆体はいかなるプラズマも通過せずに前駆体の結合を形成する、結合させることと、
    前記第2のシャワーヘッドを通して前記前駆体の結合を前記基板処理領域に流入させることと、
    前記基板処理領域に局所プラズマを形成することと、
    前記高アスペクト比ビアの底部から酸化ケイ素の露出部分を除去することと
    を含む方法。
  5. 前記高アスペクト比ビアの幅は、120nmを下回る、請求項4に記載の方法。
  6. 前記プラズマ放出物を結合させる工程の間、前記シャワーヘッド間領域はプラズマフリーである、請求項4に記載の方法。
  7. 前記プラズマ放出物を結合させる工程の間の前記シャワーヘッド間領域内の電子温度は0.5eVを下回り、前記プラズマ放出物を結合させる工程の間の前記遠隔プラズマ領域内の電子温度、及び前記基板処理領域内の電子温度は各々、0.5eVを上回る、請求項4に記載の方法。
  8. 前記酸化ケイ素の露出部分を除去することにより、前記高アスペクト比ビアの側壁からも、側壁底部近くの底部除去速度が側壁上部近くの上部除去速度の10%以内になるように、一様な速度で酸化ケイ素が除去される、請求項4に記載の方法。
  9. 前記遠隔プラズマが容量結合されており、前記局所プラズマが容量結合されている、請求項4に記載の方法。
  10. 前記高アスペクト比ビアの底部からアモルファスシリコン部分を除去する工程を更に含み、前記アモルファスシリコン部分を除去する工程は、前記酸化ケイ素の露出部分が除去された後に行われ、前記アモルファスシリコン部分を除去する工程により、単結晶シリコンが露出する、請求項4に記載の方法。
  11. 前記単結晶シリコン上で単結晶シリコンをエピタキシャル成長させる工程を更に含む、請求項10に記載の方法。
  12. 前記アモルファスシリコン部分を除去する工程は更に、フッ素局所プラズマ出力を有するフッ素局所プラズマを形成する間に、前記基板処理領域に第2のフッ素含有前駆体を流入させることを含む、請求項10に記載の方法。
  13. 前記アモルファスシリコン部分を除去する工程は、水素遠隔プラズマ出力を有する水素遠隔プラズマを形成する間に、水素含有前駆体を前記遠隔プラズマ領域に流入させて水素プラズマ放出物を形成することを含み、前記アモルファスシリコン部分を除去する工程は更に、前記水素プラズマ放出物を前記第1のシャワーヘッドを通した後に前記シャワーヘッド間領域に流入させ、次に前記第2のシャワーヘッドを通して前記基板処理領域に流入させ、前記基板処理領域内の水素局所プラズマ出力を有する水素局所プラズマ内で前記水素プラズマ放出物を更に励起させることを含む、請求項10に記載の方法。
  14. 前記水素含有前駆体を流入させる工程の間の前記シャワーヘッド間領域内の電子温度は0.5eVを下回り、前記水素含有前駆体を流入させる工程の間の前記遠隔プラズマ領域内の電子温度と、前記基板処理領域内の電子温度は各々、0.5eVを上回る、請求項13に記載の方法。
  15. パターン基板をエッチングする方法であって、
    25:1よりも大きい高さ幅アスペクト比を有する高アスペクト比ビアを有する前記パターン基板を基板処理領域に配置することと、
    遠隔プラズマ領域で遠隔プラズマを形成している間に、フッ素含有前駆体を前記遠隔プラズマ領域に流入させて、プラズマ放出物を生成することと、
    前記プラズマ放出物を第1のシャワーヘッドを通して前記第1のシャワーヘッドと第2のシャワーヘッドとの間のシャワーヘッド間領域に流入させることと、
    前記プラズマ放出物を、いかなるプラズマも通過していない窒素水素含有前駆体と結合させて、前駆体の結合を形成することと、
    前記第2のシャワーヘッドを通して前記前駆体の結合を前記基板処理領域に流入させることと、
    前記基板処理領域に局所プラズマを形成することと、
    前記高アスペクト比ビアの底部から酸化ケイ素の露出部分を除去することと、
    不活性ガスからスパッタリング局所プラズマを形成する間に、前記不活性ガスを前記基板処理領域に流入させることと、
    前記パターン基板をスパッタリングすることと、
    フッ素局所プラズマ出力を有するフッ素局所プラズマを形成している間に、フッ素含有前駆体を前記基板処理領域に流入させることと、
    前記高アスペクト比ビアの底部からアモルファスシリコンを除去して、露出した単結晶シリコンを露出させることと
    を含む方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10283321B2 (en) 2011-01-18 2019-05-07 Applied Materials, Inc. Semiconductor processing system and methods using capacitively coupled plasma
US9064815B2 (en) 2011-03-14 2015-06-23 Applied Materials, Inc. Methods for etch of metal and metal-oxide films
US9267739B2 (en) 2012-07-18 2016-02-23 Applied Materials, Inc. Pedestal with multi-zone temperature control and multiple purge capabilities
US9373517B2 (en) 2012-08-02 2016-06-21 Applied Materials, Inc. Semiconductor processing with DC assisted RF power for improved control
US9132436B2 (en) 2012-09-21 2015-09-15 Applied Materials, Inc. Chemical control features in wafer process equipment
US10256079B2 (en) 2013-02-08 2019-04-09 Applied Materials, Inc. Semiconductor processing systems having multiple plasma configurations
US9362130B2 (en) 2013-03-01 2016-06-07 Applied Materials, Inc. Enhanced etching processes using remote plasma sources
US9309598B2 (en) 2014-05-28 2016-04-12 Applied Materials, Inc. Oxide and metal removal
US9355922B2 (en) 2014-10-14 2016-05-31 Applied Materials, Inc. Systems and methods for internal surface conditioning in plasma processing equipment
US9966240B2 (en) 2014-10-14 2018-05-08 Applied Materials, Inc. Systems and methods for internal surface conditioning assessment in plasma processing equipment
US11637002B2 (en) 2014-11-26 2023-04-25 Applied Materials, Inc. Methods and systems to enhance process uniformity
US10573496B2 (en) 2014-12-09 2020-02-25 Applied Materials, Inc. Direct outlet toroidal plasma source
US10224210B2 (en) 2014-12-09 2019-03-05 Applied Materials, Inc. Plasma processing system with direct outlet toroidal plasma source
US11257693B2 (en) 2015-01-09 2022-02-22 Applied Materials, Inc. Methods and systems to improve pedestal temperature control
US9728437B2 (en) 2015-02-03 2017-08-08 Applied Materials, Inc. High temperature chuck for plasma processing systems
US20160225652A1 (en) 2015-02-03 2016-08-04 Applied Materials, Inc. Low temperature chuck for plasma processing systems
US9741593B2 (en) 2015-08-06 2017-08-22 Applied Materials, Inc. Thermal management systems and methods for wafer processing systems
US9691645B2 (en) 2015-08-06 2017-06-27 Applied Materials, Inc. Bolted wafer chuck thermal management systems and methods for wafer processing systems
US9349605B1 (en) 2015-08-07 2016-05-24 Applied Materials, Inc. Oxide etch selectivity systems and methods
US10504700B2 (en) 2015-08-27 2019-12-10 Applied Materials, Inc. Plasma etching systems and methods with secondary plasma injection
US10522371B2 (en) 2016-05-19 2019-12-31 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US10504754B2 (en) 2016-05-19 2019-12-10 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US9865484B1 (en) 2016-06-29 2018-01-09 Applied Materials, Inc. Selective etch using material modification and RF pulsing
US10629473B2 (en) 2016-09-09 2020-04-21 Applied Materials, Inc. Footing removal for nitride spacer
US10062575B2 (en) * 2016-09-09 2018-08-28 Applied Materials, Inc. Poly directional etch by oxidation
US10062585B2 (en) 2016-10-04 2018-08-28 Applied Materials, Inc. Oxygen compatible plasma source
US10546729B2 (en) 2016-10-04 2020-01-28 Applied Materials, Inc. Dual-channel showerhead with improved profile
US9934942B1 (en) 2016-10-04 2018-04-03 Applied Materials, Inc. Chamber with flow-through source
US10062579B2 (en) 2016-10-07 2018-08-28 Applied Materials, Inc. Selective SiN lateral recess
US9947549B1 (en) 2016-10-10 2018-04-17 Applied Materials, Inc. Cobalt-containing material removal
US10163696B2 (en) 2016-11-11 2018-12-25 Applied Materials, Inc. Selective cobalt removal for bottom up gapfill
US9768034B1 (en) 2016-11-11 2017-09-19 Applied Materials, Inc. Removal methods for high aspect ratio structures
US10026621B2 (en) 2016-11-14 2018-07-17 Applied Materials, Inc. SiN spacer profile patterning
US10242908B2 (en) 2016-11-14 2019-03-26 Applied Materials, Inc. Airgap formation with damage-free copper
US10566206B2 (en) 2016-12-27 2020-02-18 Applied Materials, Inc. Systems and methods for anisotropic material breakthrough
US10431429B2 (en) 2017-02-03 2019-10-01 Applied Materials, Inc. Systems and methods for radial and azimuthal control of plasma uniformity
US10403507B2 (en) 2017-02-03 2019-09-03 Applied Materials, Inc. Shaped etch profile with oxidation
US10043684B1 (en) 2017-02-06 2018-08-07 Applied Materials, Inc. Self-limiting atomic thermal etching systems and methods
US10319739B2 (en) 2017-02-08 2019-06-11 Applied Materials, Inc. Accommodating imperfectly aligned memory holes
US10790140B2 (en) * 2017-02-14 2020-09-29 Applied Materials, Inc. High deposition rate and high quality nitride
US10943834B2 (en) 2017-03-13 2021-03-09 Applied Materials, Inc. Replacement contact process
US10319649B2 (en) * 2017-04-11 2019-06-11 Applied Materials, Inc. Optical emission spectroscopy (OES) for remote plasma monitoring
US11276590B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Multi-zone semiconductor substrate supports
US11276559B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Semiconductor processing chamber for multiple precursor flow
US10497579B2 (en) 2017-05-31 2019-12-03 Applied Materials, Inc. Water-free etching methods
US10049891B1 (en) 2017-05-31 2018-08-14 Applied Materials, Inc. Selective in situ cobalt residue removal
US10920320B2 (en) 2017-06-16 2021-02-16 Applied Materials, Inc. Plasma health determination in semiconductor substrate processing reactors
US10541246B2 (en) 2017-06-26 2020-01-21 Applied Materials, Inc. 3D flash memory cells which discourage cross-cell electrical tunneling
US10727080B2 (en) 2017-07-07 2020-07-28 Applied Materials, Inc. Tantalum-containing material removal
US10541184B2 (en) 2017-07-11 2020-01-21 Applied Materials, Inc. Optical emission spectroscopic techniques for monitoring etching
US10354889B2 (en) 2017-07-17 2019-07-16 Applied Materials, Inc. Non-halogen etching of silicon-containing materials
US10170336B1 (en) 2017-08-04 2019-01-01 Applied Materials, Inc. Methods for anisotropic control of selective silicon removal
US10043674B1 (en) 2017-08-04 2018-08-07 Applied Materials, Inc. Germanium etching systems and methods
US10297458B2 (en) 2017-08-07 2019-05-21 Applied Materials, Inc. Process window widening using coated parts in plasma etch processes
CN107731841A (zh) * 2017-08-29 2018-02-23 长江存储科技有限责任公司 一种改善3d nand闪存seg生长质量的方法
CN107731843A (zh) * 2017-08-29 2018-02-23 长江存储科技有限责任公司 一种提高seg生长高度均一性方法
CN107611010A (zh) * 2017-08-31 2018-01-19 长江存储科技有限责任公司 一种晶圆清洗方法
US10283324B1 (en) * 2017-10-24 2019-05-07 Applied Materials, Inc. Oxygen treatment for nitride etching
US10424487B2 (en) 2017-10-24 2019-09-24 Applied Materials, Inc. Atomic layer etching processes
US10128086B1 (en) * 2017-10-24 2018-11-13 Applied Materials, Inc. Silicon pretreatment for nitride removal
US10256112B1 (en) 2017-12-08 2019-04-09 Applied Materials, Inc. Selective tungsten removal
US10903054B2 (en) 2017-12-19 2021-01-26 Applied Materials, Inc. Multi-zone gas distribution systems and methods
US11328909B2 (en) 2017-12-22 2022-05-10 Applied Materials, Inc. Chamber conditioning and removal processes
US10854426B2 (en) 2018-01-08 2020-12-01 Applied Materials, Inc. Metal recess for semiconductor structures
US10964512B2 (en) 2018-02-15 2021-03-30 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus and methods
US10679870B2 (en) 2018-02-15 2020-06-09 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus
TWI716818B (zh) 2018-02-28 2021-01-21 美商應用材料股份有限公司 形成氣隙的系統及方法
US10593560B2 (en) 2018-03-01 2020-03-17 Applied Materials, Inc. Magnetic induction plasma source for semiconductor processes and equipment
US10319600B1 (en) 2018-03-12 2019-06-11 Applied Materials, Inc. Thermal silicon etch
US10497573B2 (en) 2018-03-13 2019-12-03 Applied Materials, Inc. Selective atomic layer etching of semiconductor materials
JP2021519510A (ja) * 2018-03-28 2021-08-10 アプライド マテリアルズ インコーポレイテッドApplied Materials,Incorporated アモルファスシリコンのリモート容量結合プラズマ堆積
US12054827B2 (en) 2018-04-03 2024-08-06 Applied Materials, Inc. Flowable film curing using H2 plasma
US10573527B2 (en) 2018-04-06 2020-02-25 Applied Materials, Inc. Gas-phase selective etching systems and methods
US10490406B2 (en) 2018-04-10 2019-11-26 Appled Materials, Inc. Systems and methods for material breakthrough
US10699879B2 (en) 2018-04-17 2020-06-30 Applied Materials, Inc. Two piece electrode assembly with gap for plasma control
US10886137B2 (en) 2018-04-30 2021-01-05 Applied Materials, Inc. Selective nitride removal
US10872778B2 (en) 2018-07-06 2020-12-22 Applied Materials, Inc. Systems and methods utilizing solid-phase etchants
US10755941B2 (en) 2018-07-06 2020-08-25 Applied Materials, Inc. Self-limiting selective etching systems and methods
US10672642B2 (en) 2018-07-24 2020-06-02 Applied Materials, Inc. Systems and methods for pedestal configuration
US10777567B2 (en) 2018-08-22 2020-09-15 International Business Machines Corporation Epitaxy lateral overgrowth for 3D NAND
US11049755B2 (en) 2018-09-14 2021-06-29 Applied Materials, Inc. Semiconductor substrate supports with embedded RF shield
US10892198B2 (en) 2018-09-14 2021-01-12 Applied Materials, Inc. Systems and methods for improved performance in semiconductor processing
US11062887B2 (en) 2018-09-17 2021-07-13 Applied Materials, Inc. High temperature RF heater pedestals
US11417534B2 (en) 2018-09-21 2022-08-16 Applied Materials, Inc. Selective material removal
US11682560B2 (en) 2018-10-11 2023-06-20 Applied Materials, Inc. Systems and methods for hafnium-containing film removal
US11121002B2 (en) 2018-10-24 2021-09-14 Applied Materials, Inc. Systems and methods for etching metals and metal derivatives
US11437242B2 (en) 2018-11-27 2022-09-06 Applied Materials, Inc. Selective removal of silicon-containing materials
US11721527B2 (en) 2019-01-07 2023-08-08 Applied Materials, Inc. Processing chamber mixing systems
JP7439101B2 (ja) * 2019-01-09 2024-02-27 アプライド マテリアルズ インコーポレイテッド 膜の有効酸化物厚さを変更するための水素化及び窒化処理
US10920319B2 (en) 2019-01-11 2021-02-16 Applied Materials, Inc. Ceramic showerheads with conductive electrodes
KR20220017774A (ko) 2020-08-05 2022-02-14 삼성전자주식회사 반도체 메모리 소자
US11450693B2 (en) * 2020-09-29 2022-09-20 Micron Technology, Inc. Single crystal horizontal access device for vertical three-dimensional (3D) memory and method of forming 3D memory
CN113228279B (zh) * 2021-03-31 2024-04-09 长江存储科技有限责任公司 用于形成半导体结构的方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08250478A (ja) * 1995-03-15 1996-09-27 Matsushita Electron Corp 半導体装置の製造方法
JP2000236021A (ja) * 1999-02-10 2000-08-29 Samsung Electronics Co Ltd 半導体装置のコンタクトホール埋め込み方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6110836A (en) * 1999-04-22 2000-08-29 Applied Materials, Inc. Reactive plasma etch cleaning of high aspect ratio openings
JP3998373B2 (ja) 1999-07-01 2007-10-24 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
US6756315B1 (en) * 2000-09-29 2004-06-29 Cypress Semiconductor Corporation Method of forming contact openings
US6673721B1 (en) * 2001-07-02 2004-01-06 Lsi Logic Corporation Process for removal of photoresist mask used for making vias in low k carbon-doped silicon oxide dielectric material, and for removal of etch residues from formation of vias and removal of photoresist mask
US8772214B2 (en) * 2005-10-14 2014-07-08 Air Products And Chemicals, Inc. Aqueous cleaning composition for removing residues and method using same
US8664124B2 (en) 2005-10-31 2014-03-04 Novellus Systems, Inc. Method for etching organic hardmasks
US8399360B1 (en) * 2005-11-17 2013-03-19 Cypress Semiconductor Corporation Process for post contact-etch clean
JP2008060238A (ja) * 2006-08-30 2008-03-13 Toshiba Corp 半導体装置の製造方法
US7968506B2 (en) 2008-09-03 2011-06-28 Taiwan Semiconductor Manufacturing Co., Ltd. Wet cleaning stripping of etch residue after trench and via opening formation in dual damascene process
US8093116B2 (en) * 2008-10-06 2012-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method for N/P patterning in a gate last process
KR20100045108A (ko) 2008-10-23 2010-05-03 주식회사 동부하이텍 반도체 소자의 제조 방법
US10256142B2 (en) 2009-08-04 2019-04-09 Novellus Systems, Inc. Tungsten feature fill with nucleation inhibition
US8277674B2 (en) 2009-12-15 2012-10-02 United Microelectronics Corp. Method of removing post-etch residues
US8927390B2 (en) 2011-09-26 2015-01-06 Applied Materials, Inc. Intrench profile
FR2986371B1 (fr) 2012-01-31 2016-11-25 St Microelectronics Sa Procede de formation d'un via contactant plusieurs niveaux de couches semiconductrices
JP2013197417A (ja) 2012-03-21 2013-09-30 Toshiba Corp 不揮発性半導体記憶装置の製造方法
TWI602283B (zh) 2012-03-27 2017-10-11 諾發系統有限公司 鎢特徵部塡充
US8778796B2 (en) 2012-10-10 2014-07-15 Macronix International Co., Ltd. Multilayer line trimming
US9230819B2 (en) 2013-04-05 2016-01-05 Lam Research Corporation Internal plasma grid applications for semiconductor fabrication in context of ion-ion plasma processing
US8895449B1 (en) 2013-05-16 2014-11-25 Applied Materials, Inc. Delicate dry clean
US9082826B2 (en) 2013-05-24 2015-07-14 Lam Research Corporation Methods and apparatuses for void-free tungsten fill in three-dimensional semiconductor features
US20140353805A1 (en) 2013-05-28 2014-12-04 Globalfoundries Inc. Methods of semiconductor contaminant removal using supercritical fluid
US9558928B2 (en) * 2014-08-29 2017-01-31 Lam Research Corporation Contact clean in high-aspect ratio structures
US9343358B1 (en) * 2015-02-23 2016-05-17 Sandisk Technologies Inc. Three-dimensional memory device with stress compensation layer within a word line stack

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08250478A (ja) * 1995-03-15 1996-09-27 Matsushita Electron Corp 半導体装置の製造方法
JP2000236021A (ja) * 1999-02-10 2000-08-29 Samsung Electronics Co Ltd 半導体装置のコンタクトホール埋め込み方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022139562A1 (ko) 2020-12-25 2022-06-30 주식회사 엘지에너지솔루션 양극 활물질, 양극 활물질 슬러리, 양극, 리튬 이온 이차전지, 및 양극 활물질의 제조 방법
KR20230148814A (ko) 2020-12-25 2023-10-25 주식회사 엘지에너지솔루션 양극 활물질, 양극 활물질 슬러리, 양극, 리튬 이온이차전지, 및 양극 활물질의 제조 방법

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