CN107810546B - 清洁高深宽比通孔 - Google Patents

清洁高深宽比通孔 Download PDF

Info

Publication number
CN107810546B
CN107810546B CN201680023572.9A CN201680023572A CN107810546B CN 107810546 B CN107810546 B CN 107810546B CN 201680023572 A CN201680023572 A CN 201680023572A CN 107810546 B CN107810546 B CN 107810546B
Authority
CN
China
Prior art keywords
plasma
region
showerhead
substrate processing
aspect ratio
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201680023572.9A
Other languages
English (en)
Other versions
CN107810546A (zh
Inventor
刘杰
S·朴
A·王
Z·崔
N·K·英格尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of CN107810546A publication Critical patent/CN107810546A/zh
Application granted granted Critical
Publication of CN107810546B publication Critical patent/CN107810546B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02063—Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H01L21/0243—Surface structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02598—Microstructure monocrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Inorganic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

描述了一种自通孔移除非晶硅/氧化硅膜堆叠的方法。该方法可涉及包含氟的远程等离子体及包含氟及远程等离子体中未激发的含氮与氢的前驱物的局部等离子体以移除氧化硅。该方法可随后涉及惰性物种的局部等离子体以潜在地移除任何薄碳层(光阻剂的残留物)并且处理非晶硅层，以为移除作准备。该方法可随后涉及利用相同基板处理区域内可能的若干选项移除经处理的非晶硅层。通孔的底部可随后具有已暴露的单晶硅，此已暴露的单晶硅有益于外延单晶硅膜生长。本文所呈现的方法可特别适用于三维NAND(例如，VNAND)装置形成。

Description

清洁高深宽比通孔
技术领域
本文的主题涉及在制造期间清洁高深宽比通孔。
背景技术
可能通过多个工艺制造集成电路，这些工艺在基板表面上产生复杂地图案化的材料层。在基板上产生图案化材料需要用于移除已暴露材料的受控方法。化学蚀刻用于各种目的，包括将光阻剂中的图案转印至下层中，薄化层或薄化表面上已存在的特征的侧向尺寸。通常，期望具有一种蚀刻工艺，此蚀刻工艺相较于另一种材料更快地蚀刻一种材料，以帮助例如图案转印工艺的进行。此蚀刻工艺据称具有相较于第二材料对第一材料的选择性。作为材料、电路及工艺多样性的结果，已开发出对各种材料具有选择性的蚀刻工艺。
干式蚀刻工艺通常适用于自半导体基板选择性移除材料。适用性源自利用最小实体破坏自微型结构轻微移除材料的能力。干式蚀刻工艺也允许通过移除气相试剂骤然停止蚀刻速率。一些干式蚀刻工艺涉及基板暴露于由一或更多种前驱物形成的远程等离子体副产物中以实现高蚀刻选择性。所实现的高选择性赋能新颖的工艺序列。
需要方法来扩展工艺序列，这些工艺序列利用由这些新颖的远程等离子体干式蚀刻工艺获得的高蚀刻选择性。
发明内容
反应性离子蚀刻(reactive-ion etching；RIE)涉及通过在预定方向上加速的离子来移除材料。通常存在屏蔽以帮助图案化基板。结合氧化(以移除剩余掩模)的轰击在经图案化基板中形成的通孔底部处产生具有挑战性的碎片。描述一种自通孔移除非晶硅/氧化硅膜堆叠的方法。该方法可涉及包括氟的远程等离子体及包括氟且进一步由远程等离子体中未激发的含氮与氢的前驱物形成的局部等离子体以移除氧化硅。该方法可随后涉及惰性物种的局部等离子体以潜在地移除任何薄碳层(光阻剂的残留物)并且处理非晶硅层，以为移除作准备。该方法可随后涉及远程激发含氢前驱物及利用等离子体流出物移除经处理的非晶硅层。通孔的底部可随后具有已暴露单晶硅，此已暴露单晶硅有益于外延单晶硅膜生长。本文所呈现的方法可特别适用于三维NAND(例如，VNAND)装置形成。
本文所揭示的实施例包括蚀刻经图案化基板的方法。该方法包括在经图案化基板上形成经图案化的光阻剂层。该方法进一步包括将高深宽比通孔反应性离子蚀刻至经图案化基板中。反应性离子蚀刻在高深宽比通孔的底部处形成非晶硅层。该方法进一步包括自经图案化基板灰化光阻剂层。灰化在非晶硅层上方形成氧化硅层。该方法进一步包括自高深宽比通孔的底部选择性蚀刻氧化硅层。该方法进一步包括自高深宽比通孔的底部选择性蚀刻非晶硅层至已暴露的单晶硅。
可在非晶硅层与氧化硅层之间形成薄碳层。可在相同基板处理区域中发生选择性蚀刻氧化硅层及选择性蚀刻非晶硅层的操作。可在选择性蚀刻氧化硅层与选择性蚀刻非晶硅层之间移除薄碳层。移除薄碳层可在与选择性蚀刻氧化硅层及选择性蚀刻非晶硅层两者相同的基板处理区域中发生。
本文所揭示的实施例包括蚀刻经图案化基板的方法。方法包括在基板处理区域中放置经图案化基板。经图案化基板具有高深宽比通孔，此通孔具有大于25:1的高度相对于宽度的深宽比。该方法进一步包括使含氟前驱物流入远程等离子体区域中，同时在远程等离子体区域中形成远程等离子体以产生等离子体流出物。该方法进一步包括使等离子体流出物流动穿过第一喷淋头并流入第一喷淋头与第二喷淋头之间的喷淋头间区域。该方法进一步包括在喷淋头间区域中使等离子体流出物与含氮与氢的前驱物组合。含氮与氢的前驱物并未通过任何等离子体而形成前驱物组合。该方法进一步包括使前驱物组合流动穿过第二喷淋头，流入基板处理区域中。该方法进一步包括在基板处理区域中形成局部等离子体。该方法进一步包括自高深宽比通孔的底部移除氧化硅的已暴露部分。
高深宽比通孔的宽度可小于120nm。在组合等离子体流出物的操作期间，喷淋头间区域可以是无等离子体的。在组合等离子体流出物的操作期间，喷淋头间区域内的电子温度可低于0.5eV。在组合等离子体流出物的操作期间，远程等离子体区域中的电子温度及基板处理区域中的电子温度可各自高于0.5eV。移除氧化硅的已暴露部分也可自高深宽比通孔的侧壁以均匀速率移除氧化硅，以使得侧壁底部附近的底部移除速率处于侧壁顶部附近的顶部移除速率的10％以内。远程等离子体可以是电容耦合的且局部等离子体可以是电容耦合的。该方法可进一步包括自高深宽比通孔的底部移除非晶硅部分的操作。可在移除氧化硅的已暴露部分后发生移除非晶硅部分的操作且移除非晶硅部分的操作可暴露单晶硅。该方法可进一步包括在单晶硅上外延生长单晶硅的操作。移除非晶硅部分的操作可进一步包括使第二含氟前驱物流入基板处理区域中，同时形成具有氟局部等离子体功率的氟局部等离子体。移除非晶硅部分的操作包括使含氢前驱物流入远程等离子体区域中，同时形成具有氢远程等离子体功率的氢远程等离子体以形成氢等离子体流出物，其中移除非晶硅部分的操作进一步包括使氢等离子体流出物流动穿过第一喷淋头，随后流入喷淋头间区域，然后穿过第二喷淋头，并流入基板处理区域中，且进一步激发基板处理区域中具有氢局部等离子体功率的氢局部等离子体中的氢等离子体流出物。在使含氢前驱物流动的操作期间，喷淋头间区域内的电子温度可低于0.5eV，且在使含氢前驱物流动的操作期间，远程等离子体区域中的电子温度及基板处理区域中的电子温度可各自高于0.5eV。
本文所揭示的实施例包括蚀刻经图案化的基板。该方法包括在基板处理区域中放置经图案化基板。经图案化基板具有高深宽比通孔，此通孔具有大于25:1的高度相对于宽度的深宽比。该方法进一步包括使含氟前驱物流入远程等离子体区域中，同时在远程等离子体区域中形成远程等离子体以产生等离子体流出物。该方法进一步包括使等离子体流出物流动穿过第一喷淋头并流入第一喷淋头与第二喷淋头之间的喷淋头间区域。该方法进一步包括使等离子体流出物与含氮与氢的前驱物组合，此含氮与氢的前驱物并未通过任何等离子体而形成前驱物组合。该方法进一步包括使前驱物组合流动穿过第二喷淋头，流入基板处理区域中。该方法进一步包括在基板处理区域中形成局部等离子体。该方法进一步包括自高深宽比通孔的底部移除氧化硅的已暴露部分。该方法进一步包括使惰性气体流入基板处理区域中，同时自惰性气体形成溅射局部等离子体。该方法进一步包括溅射经图案化基板。该方法进一步包括使含氟前驱物流入基板处理区域中，同时形成具有氟局部等离子体功率的氟局部等离子体。该方法进一步包括自高深宽比通孔的底部移除非晶硅及暴露已暴露单晶硅。
在以下描述中部分地阐述额外实施例及特征，且这些实施例及特征将在说明书的审视后对本领域技术人员部分地变得显而易见或可通过所揭示实施例的实践而习得。可经由本说明书中所描述的工具、组合及方法实现及达成所揭示实施例的特征及优势。
附图说明
可通过参考本说明书及附图的剩余部分实现实施例的本质及优势的进一步理解。
图1A是根据实施例的在示例性通孔清洁工艺期间的装置的横截面视图。
图1B是根据实施例的在示例性通孔清洁工艺期间的装置的横截面视图。
图2是根据实施例的通孔清洁工艺的流程图。
图3A示出根据实施例的基板处理腔室的示意性横截面视图。
图3B示出根据实施例的基板处理腔室的一部分的示意性横截面视图。
图3C示出根据实施例的喷淋头的仰视图。
图4示出根据实施例的示例性基板处理系统的俯视图。
在所附附图中，相同部件及/或特征可具有相同附图标记。进一步地，相同类型的各部件可通过在附图标记后带有短划线及区别于相似部件的第二标号而加以区别。若本说明书中仅使用第一附图标记，则描述适用于具有相同第一附图标记的相同部件的任一者，与第二附图标记无关。
具体实施方式
反应性离子蚀刻(reactive-ion etching；RIE)涉及通过在预定方向上加速的离子移除材料。通常存在掩模以帮助图案化基板。结合氧化(以移除剩余掩模)的轰击在经图案化的基板中形成的通孔底部处产生具有挑战性的碎片。描述一种自通孔移除非晶硅/氧化硅膜堆叠的方法。该方法可涉及包括氟的远程等离子体及包括氟且进一步由远程等离子体中未激发的含氮与氢的前驱物形成的局部等离子体以移除氧化硅。该方法可随后涉及惰性物种的局部等离子体以潜在地移除任何薄碳层(光阻剂的残留物)并且处理非晶硅层，以为移除作准备。该方法可随后涉及远程激发含氢前驱物及利用等离子体流出物移除经处理的非晶硅层。通孔的底部可随后具有已暴露的单晶硅，此单晶硅有益于外延单晶硅膜生长。本文所呈现的方法可特别适用于三维NAND(例如，VNAND)装置形成。
已设计出最近开发的气相远程蚀刻工艺，部分地用以移除使精细表面图案暴露于液体蚀刻剂中的需要。随着线宽减小，液体蚀刻剂逐渐导致精细表面图案坍塌。本文所呈现的方法使得良率、效能及成本降低能够进一步得以改良。方法涉及在相同基板处理腔室的相同基板区域中执行若干操作。在本文所描述的适宜操作(例如，在别处可执行硅的RIE、灰化及外延生长)期间，基板处理区域可保持在真空下。先前技术的液体蚀刻工艺并非本文所呈现的整合工艺序列类型的候选工艺。
为了更好地理解及了解本文所描述的实施例，现参看图1A及图1B，两图是根据实施例的形成三维闪存单元的通孔清洁工艺201(参看图2)期间的三维闪存单元的横截面视图。在一个范例中，经图案化基板101上的闪存单元包含替代堆叠的氧化硅105及氮化硅110。氮化硅为牺牲性的且意欲在完成装置前用导体置换。本文将使用“顶部”及“上”描述自基板平面的垂直远程且在垂直方向上远离基板的质量中心的部分/方向。“垂直”将用于描述在“上”方向上朝向“顶部”对准的物品。可使用含义现将明确的其他类似术语。
在操作210中，在氧化硅105与氮化硅110的两个相邻垂直堆叠之间形成具有高(高度相对于宽度)深宽比(aspect ratio)的垂直通孔，且此垂直通孔可称为高深宽比通孔。操作210可涉及根据实施例的反应性离子蚀刻(RIE)经图案化的基板。在实施例中，高深宽比通孔可形成于其他材料中且可形成于材料的均质层中。高深宽比通孔可以是图1A至图1B所示的内存孔且可用于形成三维NAND，三维NAND也可称为VNAND(垂直NAND)。从上方观察，高深宽比通孔可以是圆形。反应性离子蚀刻可使用经图案化光阻剂以帮助约束反应性离子蚀刻以在操作210中蚀刻出高深宽比通孔。随后可通过灰化且例如通过使经图案化基板暴露于臭氧中来移除光阻剂，此也视为操作210的一部分。
在操作210结束时，高深宽比通孔的底部102可能具有一些碎片，需要移除这些碎片以显露高深宽比通孔的底部102处的单晶硅。反应性离子蚀刻引发高深宽比通孔的底部102处的单晶硅的某种溅射，从而将薄层转化成非晶硅。自经图案化基板101灰化光阻剂可在非晶硅上形成薄含碳层(也称为薄碳层)且也可在薄碳层上形成氧化硅的薄层。薄氧化硅层可以是富硅氧化物(silicon-rich oxide；SRO)层。本文所呈现的方法的益处为高深宽比通孔的底部102处的单晶硅的暴露。该方法使得单晶硅能够外延生长，从而能够形成较高效能的VNAND装置。
可(视情况)用可能通过原子层沉积(atomic layer deposition；ALD)沉积的非常薄的保形氧化硅层覆盖氧化硅105及氮化硅110的堆叠。在图1A至图1B中未示出薄保形氧化硅层，因为此层为可选且若存在则非常薄。在实施例中，薄保形氧化硅层可具有小于或约6nm或小于5nm的厚度。在实施例中，薄保形氧化硅层可包含硅及氧或由硅及氧组成。当使用液体蚀刻剂时，任何上覆层的所约束几何形状及厚度对合并高深宽比通孔的装置产生损伤，进一步促进本文所呈现的气相蚀刻方法。液体蚀刻剂无法与完全移除一样并继续蚀刻。在完成制造之后，液体蚀刻剂可最终形成和/或穿透针孔并损伤装置。
在反应性离子蚀刻及光阻剂移除后，经图案化基板可具有基板的单晶硅上的非晶硅层上的非常薄碳层上的氧化硅的膜堆叠。堆叠可存在于高深宽比通孔的底部102处且可通过以下操作加以移除以暴露单晶硅，为VNAND主动区域的外延生长作准备。在基板处理腔室的基板处理区域中放置经图案化基板101。随后将三氟化氮流引入到远程等离子体区域中，在此区域中，在独立等离子体区域内撞击的远程等离子体中激发三氟化氮。在远程等离子体中形成等离子体流出物且等离子体流出物流动穿过第一喷淋头。在操作220中，等离子体流出物与任何等离子体中尚未激发的氨组合，并使此组合物流动穿过第二喷淋头并流入基板处理区域中。在操作220中，在基板处理区域中撞击局部等离子体且移除高深宽比通孔的底部处的氧化硅。随后自基板处理区域移除未使用的工艺流出物。
独立等离子体区域可在本文中称为远程等离子体区域且可位于与处理腔室不同的模块内或通过孔或喷淋头与基板处理区域分离的处理腔室内的隔室内。根据实施例，等离子体流出物可通过第一喷淋头和/或离子抑制器以降低第一喷淋头与第二喷淋头之间区域中的电子温度(以降低离子浓度)。第一喷淋头与第二喷淋头之间的区域可在本文中称为喷淋头间区域。喷淋头间区域可以是无等离子体以增加选择性且可称为无等离子体喷淋头间区域。两个喷淋头的存在可避免两个独立等离子体之间的串扰(cross-talk)，也已发现有益于蚀刻选择性。与操作220中的其他已暴露材料(例如，多晶硅或硅)相比，已发现喷淋头间区域中的电子温度下降会增加氧化硅的蚀刻选择性。稍后在本说明书中描述定性为“无等离子体(plasma-free)”的低电子温度(例如，<0.5eV)。同时，在操作220期间，远程等离子体区域及基板处理区域中的电子温度可大于0.5eV。随后将描述适当低的电子温度及实现这些温度的方法。
大体而言，可使含氟前驱物流入远程等离子体区域中且含氟前驱物包含选自由F、F2、BrF3、ClF3、NF3、HF、氟化烃、SF6及XeF2组成的群组中的至少一种前驱物。
大体而言，可使用含氮与氢的前驱物代替氨。含氮与氢的前驱物可仅由氮及氢(例如，上文范例中所使用的氨(NH3))组成。在实施例中，含氮与氢的前驱物可以是肼(N2H4)。可使含氮与氢的前驱物直接流入无等离子体喷淋头间区域中，而无需在进入无等离子体喷淋头间区域之前先使未激发的前驱物通过任何等离子体。在实施例中，含氮与氢的前驱物可称为未激发的前驱物，因为此前驱物并未通过远程等离子体区域或任何等离子体。可仅通过远程等离子体区域中所形成的等离子体流出物激发未激发的前驱物。未激发的前驱物可以是NxHy(其中x及y各自大于或等于1)。例如，在实施例中，未激发的前驱物可以是氨。刚描述的未激发的前驱物的存在可增加蚀刻操作220的氧化硅选择性。等离子体流出物可通过喷淋头和/或离子抑制器以在与未激发的NxHy前驱物组合的前降低无等离子体喷淋头间区域中的电子温度(以降低离子浓度)。
随后，在操作230中，可使惰性气体(例如，Ar)流入基板处理区域中。在操作230期间，可使惰性气体流入远程等离子体区域中或直接流入基板处理区域中。大体而言，惰性气体可仅包含气体或仅由气体组成，在实施例中，这些气体在经图案化基板内未形成共价键。根据实施例，惰性气体可包含Ne、Ar或He中的一者或更多者或由Ne、Ar或He中的一者或更多者组成。在实施例中，操作230可自高深宽比通孔的底部102移除碳层。操作230也可在底部102处制备非晶硅以便在下一操作期间移除。根据实施例，若省略操作230，则操作250(待描述)可能未自底部102成功移除非晶硅。
随后，在操作240-1中，可使含氢前驱物(例如，H2)流入基板处理区域中。在操作240-1期间，可使含氢前驱物流入远程等离子体区域中。大体而言，根据实施例，含氢前驱物可包括原子氢、分子氢、氨、烃及不完全卤素取代的烃中的一者或更多者。在实施例中，含氢前驱物可包含氢或仅由氢组成。在远程等离子体区域中撞击氢远程等离子体以激发含氢前驱物并形成等离子体流出物。由含氢前驱物形成的等离子体流出物可通过第一喷淋头并流入喷淋头间区域中且随后流入基板处理区域中。在基板处理区域中，可在氢局部等离子体中进一步激发等离子体流出物以将所激发物种向下导引至经图案化基板101中的高深宽比通孔的底部。以此方式，在操作250中，所激发物种移除非晶硅并且暴露单晶硅。自基板处理区域移除未使用的工艺流出物。与操作240-1中的其他已暴露材料(例如，多晶硅或硅)相比，已发现喷淋头间区域中的电子温度下降会增加非晶硅的蚀刻选择性。稍后在本说明书中描述称为“无等离子体”的低电子温度(例如，<0.5eV)。同时，在操作240-1期间，远程等离子体区域及基板处理区域中的电子温度可大于0.5eV。
如图1B所示，可随后使用经图案化基板101上的单晶硅的已暴露部分生长外延硅103以形成高迁移率通道的材料。可在相对较高基板温度下使经图案化基板101暴露于硅烷、二硅烷、二氯甲硅烷或另一含硅前驱物中来生长外延硅103。根据实施例，经图案化基板101的温度可大于650℃、大于700℃或大于800℃。根据实施例，可在另一基板处理腔室中执行外延硅103的外延生长，使得可在执行外延之前自基板处理区域移除经图案化基板101。
如图1A至图1B所示，高深宽比通孔具有高的高度相对于宽度的深宽比。从上方观察，高深宽比通孔可能具有低深宽比，低深宽比使得难以自高深宽比通孔的底部102移除碎片并产生本文所呈现的方法的益处。从平置的经图案化基板上方观察，通孔可呈例如圆形。在实施例中，通孔可填充或可未填充外延生长硅。根据实施例，高深宽比通孔的宽度可小于120nm、小于100nm、小于80nm或小于60nm。从上方观察，高深宽比通孔的深宽比可以是约1:1。在实施例中，高深宽比通孔的高度相对于宽度的深宽比可大于35:1、大于40:1或大于50:1。
在通孔清洁工艺201的操作期间，可使前驱物流入基板处理腔室的适当区域中。在操作220期间，可使含氟前驱物以25sccm(standard cubic centimeters per minute；标准立方厘米/分钟)与500sccm之间的流动速率流入远程等离子体区域中。在操作220期间，将含氮与氢的前驱物(例如，NH3)以25sccm与2,000sccm之间的流动速率供应至喷淋头间区域。在操作230期间，以50sccm与3,000sccm之间的流动速率供应惰性气体(例如，Ar)。可使含氢前驱物以25sccm与3,000slm之间的流动速率流入远程等离子体区域中。本技术领域技术人员应认识到，可取决于包括处理腔室配置、基板尺寸、正经蚀刻的特征的几何形状及布局的众多因素使用其他气体和/或流。
含氟前驱物、含氮与氢的前驱物及含氢前驱物的流可进一步包括一或更多种相对惰性气体，诸如He、N2、Ar。惰性气体可用于改良等离子体稳定性或工艺均匀性。氩作为添加剂帮助促进稳定等离子体的形成。当包括氦时，大体上增加工艺均匀性。在贯穿本说明书的实施例中存在这些添加剂。可使用不同气体的流动速率及比率控制蚀刻速率及蚀刻选择性。
在实施例中，第一喷淋头与第二喷淋头中的开口数量及尺寸可使得远程等离子体区域、喷淋头间区域及基板处理区域中的压力基本上相同。根据实施例，在操作220期间，远程等离子体区域、喷淋头间区域及基板处理区域中的压力可介于0.01托与50托之间、0.1托与15托之间或0.5托与5托之间。在实施例中，在操作230期间，远程等离子体区域、喷淋头间区域及基板处理区域中的压力可介于0.001托与5托之间、0.01托与1托之间或0.03托与0.3托之间。根据实施例，在操作240-1期间，远程等离子体区域、喷淋头间区域及基板处理区域中的压力可介于0.01托与50托之间、0.05托与10托之间或0.3托与3托之间。在实施例中，在操作220、230和/或240-1期间，经图案化基板的温度可介于0℃与300℃之间、10℃与250℃之间或50℃与200℃之间。
通孔清洁方法201也包括在操作220、230及240-1中在远程等离子体区域和/或基板处理区域中施加能量至前驱物。在一实施例中，使用射频(radio frequency；RF)功率及电容耦合等离子体板施加能量以视情况在远程等离子体区域及基板处理区域中形成电容耦合等离子体。可使用电容耦合等离子体单元通过在适当区域上方板与下方板之间施加等离子体功率来施加远程等离子体功率及局部等离子体功率。
在实施例中，在操作220中，施加至远程等离子体区域的远程等离子体功率可介于20瓦特与1,000瓦特之间、40瓦特与800瓦特之间、约60瓦特与约600瓦特之间或约80瓦特与约400瓦特之间。可远离基板处理区域但仍处于基板处理腔室内安置电容耦合等离子体单元。例如，可通过一对喷淋头使电容耦合等离子体单元及等离子体产生区域与气体反应区域分离。在操作220期间，将等离子体功率同时施加至基板处理区域。基板处理区域中的等离子体可增加高深宽比通孔的壁上的氧化硅蚀刻速率的均质性。在实施例中，除清洁底部之外，可需要均匀加宽通孔。若忽略局部等离子体，高深宽比通孔的底部附近的蚀刻速率可比开口附近的蚀刻速率小40％。根据实施例，通过与远程等离子体功率结合施加局部等离子体功率，底部附近的蚀刻速率可处于顶部附近的蚀刻速率的10％以内、8％以内、5％以内或甚至3％以内。在实施例中，局部等离子体功率可介于5瓦特与800瓦特之间、10瓦特与700瓦特之间、25瓦特与500瓦特之间或50瓦特与200瓦特之间。局部等离子体功率可增加高深宽比通孔的底部处的反应性物种的相对浓度，而不明显损害与本文所描述的喷淋头及可选离子抑制器结合的远程等离子体功率所提供的高选择性。
在实施例中，在操作230中，并未将远程等离子体功率施加至远程等离子体区域。根据实施例，在操作230期间，将等离子体功率施加至基板处理区域。基板处理区域中的等离子体可加快惰性气体流向基板并自高深宽比通孔的底部移除碳层。工艺可称为溅射且溅射改良了碳层下方的非晶硅部分，以使得操作240可移除经改良的非晶硅部分。在实施例中，局部等离子体功率可介于5瓦特与800瓦特之间、10瓦特与700瓦特之间、25瓦特与500瓦特之间或50瓦特与200瓦特之间。
在实施例中，在操作240-1中，施加至远程等离子体区域的远程等离子体功率可介于20瓦特与1,000瓦特之间、40瓦特与800瓦特之间、约60瓦特与约600瓦特之间或约80瓦特与约400瓦特之间。在操作240-1期间，将等离子体功率同时施加至基板处理区域。在实施例中，局部等离子体功率可介于5瓦特与800瓦特之间、10瓦特与700瓦特之间、25瓦特与500瓦特之间或50瓦特与200瓦特之间。局部等离子体功率可增加高深宽比通孔的底部处的反应性物种的相对浓度，而不明显损害与本文所描述的喷淋头及可选离子抑制器结合的远程等离子体功率所提供的高选择性。
根据实施例，也已开发出替代解决方案来移除非晶硅，从而以另一方式替换操作240-1并完成操作250。在替代操作240-2中，可使含氟前驱物流入基板处理区域中。在实施例中，含氟前驱物可包括选自由F、F2、BrF3、ClF3、NF3、HF、氟化烃、SF6及XeF2组成的群组中的至少一种前驱物。在基板处理区域中撞击氟局部等离子体以激发含氟前驱物。含氟前驱物可或可不流动穿过远程等离子体区域及喷淋头，因为不一定真的需要远程激发。氟局部等离子体可向下导引所激发物种至经图案化基板101中的高深宽比通孔的底部。以此方式，在操作250中，所激发物种优先移除非晶硅并暴露单晶硅。自基板处理区域移除未使用的工艺流出物。在替代操作240-2期间，基板处理区域中的电子温度可大于0.5eV。根据实施例，在操作240-2期间，基板处理区域中的压力可介于0.001托与5托之间、0.01托与1托之间或0.03托与0.3托之间。替代操作240-2包括在基板处理区域中施加能量至前驱物。在实施例中，局部等离子体功率可介于5瓦特与800瓦特之间、10瓦特与700瓦特之间、25瓦特与500瓦特之间或50瓦特与350瓦特之间。在实施例中，在操作240-2期间，可使含氟前驱物以0.2sccm与100sccm之间、1sccm与20sccm之间或2sccm与15sccm之间的流动速率流入基板处理区域中。也可在操作240-2期间将氦供应至基板处理区域中且可以100sccm与500sccm之间的流动速率提供氦。
尽管可选使用本文所描述的多个远程等离子体操作中的局部等离子体激发，但可使用离子抑制器(可以是喷淋头)提供进入第一喷淋头与第二喷淋头之间的喷淋头间区域的自由基和/或中性物种。离子抑制器也可称为离子抑制元件。在实施例中，例如，离子抑制器用于在自远程等离子体区域至喷淋头间区域的途中过滤蚀刻等离子体流出物。离子抑制器可用于提供具有比离子浓度高的自由基的反应性气体。等离子体流出物通过远程等离子体区域与喷淋头间区域之间安置的离子抑制器。离子抑制器作用以显著减少或实质上消除自等离子体产生区域移动至第二喷淋头的离子物种。
在远程等离子体中的等离子体的激发期间，可在喷淋头间区域中使用朗谬探针(Langmuir probe)测量电子温度。电子温度可小于0.5eV、小于0.45eV、小于0.4eV或小于0.35eV。喷淋头和/或离子抑制器的存在赋能电子温度的这些极低的值。不带电中性及自由基物种可通过离子抑制器中的开口及进入喷淋头间区域中。
喷淋头间区域可在本文中描述为在本文所描述的蚀刻操作期间“无等离子体”。“无等离子体”不一定意味着区域缺乏等离子体。等离子体区域内产生的离子化物种及自由电子可在极小浓度下移动穿过分隔件(喷淋头)中的微孔(孔)。腔室等离子体区域中的等离子体边界可穿过喷淋头中的孔在一定小程度上侵占喷淋头间区域。此外，可在喷淋头间区域中产生低强度等离子体，而不消除本文所描述的蚀刻工艺的所需特征。在所激发等离子体流出物的产生期间，等离子体具有比腔室等离子体区域强度低的离子密度的所有原因不偏离本文所使用的“无等离子体”的范围。在实施例中，基板处理区域或远程等离子体区域也可取决于操作而无等离子体。
图3A示出示例性基板处理腔室1001的横截面视图，其中在处理腔室内具有分隔的等离子体产生区域。在膜蚀刻期间，可使工艺气体经由气体入口组件1005流入腔室等离子体区域1015。远程等离子体系统(remote plasma system；RPS)1002可视情况被包括在系统中，且可处理第一气体，第一气体随后移动穿过气体入口组件1005。可在进入腔室等离子体区域1015之前在RPS1002内激发工艺气体。因此，在实施例中，上文所论述的适宜前驱物(例如，含氟前驱物或含氢前驱物)可通过RPS 1002或绕过RPS单元。
根据实施例，示出冷却板1003、面板1017、离子抑制器1023、第一喷淋头1025、第二喷淋头1027及基板支撑件1065(也称为基座)，基板支撑件上安置有基板1055，且可包括上述各者。基座1065可具有热交换通道，热交换流体流动穿过此热交换通道以控制基板的温度。此配置可允许冷却或加热基板1055温度以维持相对低温，诸如-20℃至200℃之间。也可使用嵌入式加热器组件电阻加热基座1065至相对高温，诸如100℃与1100℃之间。
示例性配置可包括具有通向气体供应区域1058的气体入口组件1005，通过面板1017使气体供应区域与腔室等离子体区域1015分隔，使得气体/物种流动穿过面板1017中的孔，流入腔室等离子体区域1015中。可选择结构及操作特征以防止等离子体自腔室等离子体区域1015回到供应区域1058、气体入口组件1005及流体供应系统1010的明显回流。结构特征可包括面板1017中的孔的尺寸及横截面几何形状的选择以停用回流等离子体。示出面板1017或腔室的导电顶部部分及第一喷淋头1025，其中在特征之间安置有绝缘环1020，从而允许施加AC电位至相对于第一喷淋头1025和/或离子抑制器1023的面板1017。绝缘环1020可位于面板1017与喷淋头1025和/或离子抑制器1023之间，使得电容耦合等离子体(capacitively coupled plasma；CCP)能够在腔室等离子体区域1015中得以形成。
离子抑制器1023中的多个孔可经配置以控制活化气体(即，离子、自由基和/或中性物种)通过离子抑制器1023。例如，可控制孔的深宽比或孔直径相对于长度和/或孔的几何形状，使得通过离子抑制器1023的活化气体中的离子带电物种的流动减少。离子抑制器1023中的孔可包括面向腔室等离子体区域1015的锥形部分及面向第一喷淋头1025的圆柱形部分。圆柱形部分可经成形及定尺寸以控制离子物种传递至第一喷淋头1025的流动。也可施加可调电偏压至离子抑制器1023作为额外手段来控制离子物种流动穿过离子抑制器1023。离子抑制器1023可等效称为离子抑制元件1023。离子抑制元件1023可作用以减小或消除自等离子体产生区域移动至喷淋头间区域1026的离子带电物种的量。不带电中性及自由基物种可仍通过离子抑制器中的开口。
等离子体功率可具有各种频率或多个频率的组合。在示例性处理系统中，可通过输送至相对于离子抑制器1023和/或第一喷淋头1025的面板1017的等离子体功率提供等离子体。在实施例中，等离子体功率可介于约10瓦特与约5000瓦特之间。在实施例中，示例性处理系统中所应用的RF频率可以是小于约200kHz的低RF频率、约10MHz与约15MHz之间的高RF频率或大于或约1GHz的微波频率。等离子体功率可经电容耦合(capacitively-coupled；CCP)至远程等离子体区域中。具有相似操作参数的相似CCP可用于在基板处理区域1033中形成局部等离子体。
衍生自腔室等离子体区域1015中的工艺气体的所激发物种可移动穿过离子抑制器1023中的孔和/或第一喷淋头1025并与直接流入喷淋头间区域1026中的额外前驱物反应。额外前驱物可在进入喷淋头间区域1026之前未在任何等离子体中被激发。额外前驱物可自第一喷淋头1025的独立部分进入喷淋头间区域1026。或者，若在腔室等离子体区域1015中正激发所有前驱物物种，则可无额外前驱物流动穿过第一喷淋头1025的独立部分。在实施例中，在本文所描述的远程等离子体蚀刻工艺期间，在喷淋头间区域1026中可存在极少等离子体或无等离子体。前驱物的所激发衍生物可在喷淋头间区域1026中组合。随后可使前驱物和/或等离子体流出物的组合经由第二喷淋头1027流入基板处理区域1033中以与基板反应来蚀刻结构或自基板移除物种。第二喷淋头1027可具有比第一喷淋头1025小的贯穿孔。可在基板处理区域1033中形成局部等离子体，同时在腔室等离子体区域1015中具有远程等离子体。或者，在实施例中，基板处理区域1033可以是无等离子体的。
图3B示出实行处理气体分配穿过面板1017的特征的详细视图。供处理腔室区段1001中使用的气体分配组件(诸如第一喷淋头1025)可称为双通道喷淋头(dual channelshowerhead；DCSH)且本文在图3A以及图3C中所描述的实施例中另外详细描述这些气体分配组件。双通道喷淋头可提供用于蚀刻工艺，这些蚀刻工艺允许基板处理区域1033外部的蚀刻剂的分离，以在输送至基板处理区域1033之前提供与腔室部件及彼此的受限相互作用。
第一喷淋头1025可经配置以界定体积1018，此体积仅对基板处理区域1033开口且并未直接进入腔室等离子体区域1015中。第一喷淋头1025可经配置以提供全程穿过第一喷淋头1025的第一流体通道1019及自体积1018至基板处理区域1033的第二流体通道1021。所形成通道可经配置以提供自体积1018仅经由第二流体通道1021的流体出入口，且可使第一流体通道1019与位于平板与第二流体通道1021之间的体积1018流体隔离。可经由气体分配组件1025的侧面流体地出入体积1018。尽管图3A至图3C的示例性系统包括双通道喷淋头，但应理解，可使用替代分配组件，这些替代分配组件在基板处理区域1033之前维持第一前驱物与第二前驱物流体隔离。例如，可使用穿孔板及板下方的管道，尽管其他配置可能在降低的效率下操作或可能无法提供所描述的双通道喷淋头一样的均匀处理。
在所示实施例中，第一喷淋头1025可经由第一流体通道1019分配通过腔室等离子体区域1015中的等离子体激发后含有等离子体流出物的工艺气体。在实施例中，引入到RPS1002和/或腔室等离子体区域1015中的工艺气体可含有氟或含氢前驱物，诸如H2。工艺气体也可包括载气，诸如氦、氩、氮(N2)等等。等离子体流出物可包括工艺气体的离子化的或中性的衍生物且在本文中也可称为氟自由基前驱物，指示所引入工艺气体的原子成分。
图3C是实施例中的供处理腔室使用的第一喷淋头1025的仰视图。第一喷淋头1025与图3A所示的喷淋头对应。示出第一流体通道1019的视图的贯穿孔1031可具有多个形状及配置以控制并修改前驱物穿过喷淋头1025的流动。示出第二流体通道1021的视图的小孔1027可在喷淋头的表面上实质均匀地分布，甚至分布在贯穿孔1031中间，这些小孔与其他配置相比可在前驱物离开喷淋头时有助于提供前驱物的更均匀混合。
可使干式蚀刻系统的实施例并入较大制造系统中以便生产集成电路芯片。图4示出实施例中的沉积、蚀刻、烘烤及固化腔室的一个此类处理系统(主框架)1101。在附图中，一对前端开口式晶片盒(负载锁定腔室1102)供应各尺寸的基板，这些基板由机器人臂1104接收并放置到低压固持区域1106中，然后放置到基板处理腔室1108a至1108f的一者中。第二机器人臂1110可用于将基板晶片自固持区域1106传送至基板处理腔室1108a至1108f并返回。各个基板处理腔室1108a至1108f可经配置以执行众多基板处理操作，包括本文所描述的干式蚀刻工艺，以及循环层沉积(cyclical layer deposition；CLD)、原子层沉积(atomic layer deposition；ALD)、化学气相沉积(chemical vapor deposition；CVD)、物理气相沉积(physical vapor deposition；PVD)、蚀刻、预清洗、脱气、定向及其他基板工艺。
作为两个不同路径进入基板处理区域中的结果，第一喷淋头1025可称为双通道喷淋头。可使含氟前驱物或含氢前驱物流动穿过双区域喷淋头中的贯穿孔，且辅助前驱物可通过双区域喷淋头中的独立区域。独立区域可通向基板处理区域，而不是通向上文所描述的远程等离子体区域。
前驱物及等离子体流出物流入基板处理区域的组合流动速率可占总气体混合物的0.05体积％至约20体积％；剩余为载气。在实施例中，流入远程等离子体区域的含氟前驱物或含氢前驱物与等离子体流出物具有相同体积流量比。在含氟前驱物的情况中，在含氟气体及含氢前驱物流入之前，可使净化气体或载气先开始流入远程等离子体区域中以稳定远程等离子体区域内的压力。
本文所使用的“基板”可以是支撑基板，在支撑基板上形成有层或不具有层。经图案化的基板可以是各种掺杂浓度及轮廓的绝缘体或半导体，且可例如为集成电路的制造中所用类型的半导体基板。经图案化基板的已暴露“氧化硅”主要为SiO2，但可包括其他元素成分(诸如，例如氮、氢及碳)的浓缩物。在一些实施例中，使用本文所揭示方式蚀刻的氧化硅部分基本上由硅与氧组成。经图案化基板的已暴露“氮化硅”主要为Si3N4，但可包括其他元素成分(诸如，例如氧、氢及碳)的浓缩物。在一些实施例中，本文所描述的氮化硅部分基本上由硅与氮组成。经图案化基板的已暴露“硅”主要为Si，但可包括其他元素成分(诸如，例如氮、氧、氢及碳)的浓缩物。在一些实施例中，本文所描述的硅部分基本上由硅组成。
缝隙是具有任何水平深宽比的蚀刻几何形状。从表面上方观察，缝隙可呈现圆形、椭圆形、多边形、矩形或各种其他形状。“沟槽”是长缝隙。沟槽可呈围绕材料岛的深沟形状，沟槽的深宽比为深沟的长度或圆周除以深沟的宽度。从上方观察，“通孔”是具有水平深宽比的短缝隙，接近统一体。通孔可呈圆形、略微椭圆形、多边形或略微矩形。如本文所使用，保形蚀刻工艺是指将表面上的材料以与表面相同的形状大体上统一移除，也即蚀刻层的表面与预蚀刻表面大体上平行。本技术领域技术人员将认识到，所蚀刻接口可能无法为100％保形且因此术语“大体上”允许可接受偏差。类似地，保形层是指具有大体上均匀厚度的层。保形层可具有与内表面呈相同形状的外表面，即，外表面与内表面大体上平行。本技术领域技术人员将认识到，两个表面可能无法为100％平行且因此术语“大体上”允许可接受偏差。
术语“前驱物”用于指示参与反应以自表面移除材料或将材料沉积在表面上的任何工艺气体。“等离子体流出物”描述了离开腔室等离子体区域并进入基板处理区域的气体。等离子体流出物处于“激发态”，其中气体分子中的至少一些处于振动激发态、解离态和/或离子化态。“自由基前驱物”用于描述参与反应以自表面移除材料或在表面上沉积材料的等离子体流出物(激发态中的气体，此气体离开等离子体)。“氟自由基前驱物”描述自由基前驱物，这些自由基前驱物包含氟，但可包含其他元素成分。“氢自由基前驱物”描述自由基前驱物，这些自由基前驱物包含碳与氢，但可包含其他元素成分。词组“惰性气体”是指在蚀刻或并入膜中时未形成化学键的任何气体。示例性惰性气体包括稀有气体，但可包括其他气体，只要在膜中截获(通常)痕量时未形成化学键。
已揭示若干实施例，本领域技术人员应将认识到，可在不背离所揭示实施例的精神的情况下使用各种修改、替代结构及等效物。另外，未描述许多熟知工艺及组件以避免不必要地模糊本文所描述的实施例。因此，以上描述不应视为限制申请专利范围的范围。
在提供值范围的情况下，应理解，也特定揭示该范围的上限与下限之间的每一中间值，除非上下文另有清楚指示，否则精确到下限的小数点后一位。包含所述范围中的任何所述值或中间值与彼所述范围中的任何其他所述值或中间值之间的每一较小范围。这些较小范围的上限与下限可被独立地包括或不包括在范围内，且在较小范围中包括上限与下限任一者、两者皆不包括或两者兼有的情况下，每一范围也被包括在所描述的实施例内，服从所述范围内的任何特定不包括的界限。在所述范围包括界限中的一者或两者的情况下，也包括排除那些所包括界限中的任一者或两者的范围。
除非上下文另有清楚指示，否则本文及所附申请专利范围中所使用的单数形式“一(a/an)”与“该(the)”包括多个指示物。因此，例如，对“一工艺”的引用包括多个此类工艺且对“介电材料”的引用包括对本领域技术人员所知的一或更多种介电材料及其等效物等等的引用。
并且，当在本说明书及所附权利要求中使用时，用词“包含(comprise/comprising)”与“包括(include/including/includes)”意欲指定所述特征、整体、部件或步骤的存在，但不排除一个或更多个其他特征、整体、部件、步骤、动作或群组的存在或添加。

Claims (15)

1.一种蚀刻经图案化基板的方法，所述方法包含以下步骤：
将所述经图案化基板放置在基板处理区域中；
在所述经图案化基板上形成并且图案化光阻剂层；
将高深宽比通孔反应性离子蚀刻至所述经图案化基板中，其中反应性离子蚀刻在所述高深宽比通孔的底部处形成非晶硅层；
自所述经图案化基板灰化所述光阻剂层，其中灰化在所述非晶硅层上方形成氧化硅层；
通过与远程等离子体功率结合施加局部等离子体功率而自所述高深宽比通孔的所述底部选择性蚀刻所述氧化硅层，其中所述局部等离子体功率被施加至所述基板处理区域中，并且所述远程等离子体功率被施加到远程等离子体区域中；以及
自所述高深宽比通孔的所述底部选择性蚀刻所述非晶硅层以暴露单晶硅。
2.如权利要求1所述的方法，其中在所述非晶硅层与所述氧化硅层之间形成薄碳层。
3.如权利要求1所述的方法，其中在相同基板处理区域中发生选择性蚀刻所述氧化硅层及选择性蚀刻所述非晶硅层的操作。
4.一种蚀刻经图案化基板的方法，所述方法包含以下步骤：
在基板处理区域中放置所述经图案化基板，其中所述经图案化基板具有高深宽比通孔，所述高深宽比通孔具有大于25:1的高度相对于宽度的深宽比；
使含氟前驱物流入远程等离子体区域中，同时在所述远程等离子体区域中形成远程等离子体以产生等离子体流出物；
使所述等离子体流出物流动穿过第一喷淋头并流入所述第一喷淋头与第二喷淋头之间的喷淋头间区域；
在所述喷淋头间区域中使所述等离子体流出物与含氮与氢的前驱物组合以形成前驱物组合，其中所述含氮与氢的前驱物并未通过任何等离子体；
使所述前驱物组合穿过所述第二喷淋头流入所述基板处理区域中；
在所述基板处理区域中形成局部等离子体；以及
自所述高深宽比通孔的底部移除氧化硅的已暴露的部分。
5.如权利要求4所述的方法，其中所述高深宽比通孔的宽度小于120nm。
6.如权利要求4所述的方法，其中在组合所述等离子体流出物的操作期间，所述喷淋头间区域为无等离子体的。
7.如权利要求4所述的方法，其中在组合所述等离子体流出物的操作期间，所述喷淋头间区域内的电子温度低于0.5eV，且在组合所述等离子体流出物的操作期间，所述远程等离子体区域中的电子温度及所述基板处理区域中的电子温度各自高于0.5eV。
8.如权利要求4所述的方法，其中移除氧化硅的所述已暴露的部分的步骤还自所述高深宽比通孔的侧壁以均匀速率移除氧化硅，以使得侧壁底部附近的底部移除速率处于侧壁顶部附近的顶部移除速率的10％以内。
9.如权利要求4所述的方法，其中所述远程等离子体为电容耦合的且所述局部等离子体为电容耦合的。
10.如权利要求4所述的方法，进一步包含自所述高深宽比通孔的所述底部移除非晶硅部分的操作；其中在移除氧化硅的所述已暴露的部分之后发生移除所述非晶硅部分的操作，且移除所述非晶硅部分的操作暴露单晶硅。
11.如权利要求10所述的方法，进一步包含在所述单晶硅上外延生长单晶硅的操作。
12.如权利要求10所述的方法，其中移除所述非晶硅部分的操作进一步包含以下步骤：使第二含氟前驱物流入所述基板处理区域中，同时形成具有氟局部等离子体功率的氟局部等离子体。
13.如权利要求10所述的方法，其中移除所述非晶硅部分的操作包含以下步骤：使含氢前驱物流入所述远程等离子体区域中，同时形成具有氢远程等离子体功率的氢远程等离子体以形成氢等离子体流出物，其中移除所述非晶硅部分的操作进一步包含以下步骤：使所述氢等离子体流出物流动穿过所述第一喷淋头，随后流入所述喷淋头间区域，然后穿过所述第二喷淋头，并流入所述基板处理区域中，且进一步激发所述基板处理区域中具有氢局部等离子体功率的氢局部等离子体中的所述氢等离子体流出物。
14.如权利要求13所述的方法，其中在使所述含氢前驱物流动的操作期间，所述喷淋头间区域内的电子温度低于0.5eV，且在使所述含氢前驱物流动的操作期间，所述远程等离子体区域中的电子温度及所述基板处理区域中的电子温度各自高于0.5eV。
15.一种蚀刻经图案化基板的方法，所述方法包含以下步骤：
在基板处理区域中放置所述经图案化基板，其中所述经图案化基板具有高深宽比通孔，所述高深宽比通孔具有大于25:1的高度相对于宽度的深宽比；
使含氟前驱物流入远程等离子体区域中，同时在所述远程等离子体区域中形成远程等离子体以产生等离子体流出物；
使所述等离子体流出物流动穿过第一喷淋头并流入所述第一喷淋头与第二喷淋头之间的喷淋头间区域；
使所述等离子体流出物与未通过任何等离子体的含氮与氢的前驱物组合，而形成前驱物组合；
使所述前驱物组合穿过所述第二喷淋头流入所述基板处理区域中；
在所述基板处理区域中形成局部等离子体；
自所述高深宽比通孔的底部移除氧化硅的已暴露的部分；
使惰性气体流入所述基板处理区域中，同时自所述惰性气体形成溅射局部等离子体；
溅射所述经图案化基板；
使含氟前驱物流入所述基板处理区域中，同时形成具有氟局部等离子体功率的氟局部等离子体；以及
自所述高深宽比通孔的所述底部移除非晶硅并且暴露单晶硅。
CN201680023572.9A 2015-04-24 2016-03-30 清洁高深宽比通孔 Active CN107810546B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/695,392 US9576788B2 (en) 2015-04-24 2015-04-24 Cleaning high aspect ratio vias
US14/695,392 2015-04-24
PCT/US2016/024958 WO2016171853A1 (en) 2015-04-24 2016-03-30 Cleaning high aspect ratio vias

Publications (2)

Publication Number Publication Date
CN107810546A CN107810546A (zh) 2018-03-16
CN107810546B true CN107810546B (zh) 2021-09-10

Family

ID=57144151

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680023572.9A Active CN107810546B (zh) 2015-04-24 2016-03-30 清洁高深宽比通孔

Country Status (6)

Country Link
US (1) US9576788B2 (zh)
JP (1) JP6890550B2 (zh)
KR (1) KR102586618B1 (zh)
CN (1) CN107810546B (zh)
TW (1) TWI671786B (zh)
WO (1) WO2016171853A1 (zh)

Families Citing this family (92)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10283321B2 (en) 2011-01-18 2019-05-07 Applied Materials, Inc. Semiconductor processing system and methods using capacitively coupled plasma
US9064815B2 (en) 2011-03-14 2015-06-23 Applied Materials, Inc. Methods for etch of metal and metal-oxide films
US9267739B2 (en) 2012-07-18 2016-02-23 Applied Materials, Inc. Pedestal with multi-zone temperature control and multiple purge capabilities
US9373517B2 (en) 2012-08-02 2016-06-21 Applied Materials, Inc. Semiconductor processing with DC assisted RF power for improved control
US9132436B2 (en) 2012-09-21 2015-09-15 Applied Materials, Inc. Chemical control features in wafer process equipment
US10256079B2 (en) 2013-02-08 2019-04-09 Applied Materials, Inc. Semiconductor processing systems having multiple plasma configurations
US9362130B2 (en) 2013-03-01 2016-06-07 Applied Materials, Inc. Enhanced etching processes using remote plasma sources
US9309598B2 (en) 2014-05-28 2016-04-12 Applied Materials, Inc. Oxide and metal removal
US9966240B2 (en) 2014-10-14 2018-05-08 Applied Materials, Inc. Systems and methods for internal surface conditioning assessment in plasma processing equipment
US9355922B2 (en) 2014-10-14 2016-05-31 Applied Materials, Inc. Systems and methods for internal surface conditioning in plasma processing equipment
US11637002B2 (en) 2014-11-26 2023-04-25 Applied Materials, Inc. Methods and systems to enhance process uniformity
US10573496B2 (en) 2014-12-09 2020-02-25 Applied Materials, Inc. Direct outlet toroidal plasma source
US10224210B2 (en) 2014-12-09 2019-03-05 Applied Materials, Inc. Plasma processing system with direct outlet toroidal plasma source
US11257693B2 (en) 2015-01-09 2022-02-22 Applied Materials, Inc. Methods and systems to improve pedestal temperature control
US20160225652A1 (en) 2015-02-03 2016-08-04 Applied Materials, Inc. Low temperature chuck for plasma processing systems
US9728437B2 (en) 2015-02-03 2017-08-08 Applied Materials, Inc. High temperature chuck for plasma processing systems
US9741593B2 (en) 2015-08-06 2017-08-22 Applied Materials, Inc. Thermal management systems and methods for wafer processing systems
US9691645B2 (en) 2015-08-06 2017-06-27 Applied Materials, Inc. Bolted wafer chuck thermal management systems and methods for wafer processing systems
US9349605B1 (en) 2015-08-07 2016-05-24 Applied Materials, Inc. Oxide etch selectivity systems and methods
US10504700B2 (en) 2015-08-27 2019-12-10 Applied Materials, Inc. Plasma etching systems and methods with secondary plasma injection
US10504754B2 (en) 2016-05-19 2019-12-10 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US10522371B2 (en) 2016-05-19 2019-12-31 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US10629473B2 (en) 2016-09-09 2020-04-21 Applied Materials, Inc. Footing removal for nitride spacer
US10062575B2 (en) * 2016-09-09 2018-08-28 Applied Materials, Inc. Poly directional etch by oxidation
US10062585B2 (en) 2016-10-04 2018-08-28 Applied Materials, Inc. Oxygen compatible plasma source
US10546729B2 (en) 2016-10-04 2020-01-28 Applied Materials, Inc. Dual-channel showerhead with improved profile
US9934942B1 (en) 2016-10-04 2018-04-03 Applied Materials, Inc. Chamber with flow-through source
US10062579B2 (en) 2016-10-07 2018-08-28 Applied Materials, Inc. Selective SiN lateral recess
US9947549B1 (en) 2016-10-10 2018-04-17 Applied Materials, Inc. Cobalt-containing material removal
US9768034B1 (en) 2016-11-11 2017-09-19 Applied Materials, Inc. Removal methods for high aspect ratio structures
US10163696B2 (en) 2016-11-11 2018-12-25 Applied Materials, Inc. Selective cobalt removal for bottom up gapfill
US10026621B2 (en) 2016-11-14 2018-07-17 Applied Materials, Inc. SiN spacer profile patterning
US10242908B2 (en) 2016-11-14 2019-03-26 Applied Materials, Inc. Airgap formation with damage-free copper
US10566206B2 (en) 2016-12-27 2020-02-18 Applied Materials, Inc. Systems and methods for anisotropic material breakthrough
US10431429B2 (en) 2017-02-03 2019-10-01 Applied Materials, Inc. Systems and methods for radial and azimuthal control of plasma uniformity
US10403507B2 (en) 2017-02-03 2019-09-03 Applied Materials, Inc. Shaped etch profile with oxidation
US10043684B1 (en) 2017-02-06 2018-08-07 Applied Materials, Inc. Self-limiting atomic thermal etching systems and methods
US10319739B2 (en) 2017-02-08 2019-06-11 Applied Materials, Inc. Accommodating imperfectly aligned memory holes
US10790140B2 (en) * 2017-02-14 2020-09-29 Applied Materials, Inc. High deposition rate and high quality nitride
US10943834B2 (en) 2017-03-13 2021-03-09 Applied Materials, Inc. Replacement contact process
US10319649B2 (en) 2017-04-11 2019-06-11 Applied Materials, Inc. Optical emission spectroscopy (OES) for remote plasma monitoring
US11276590B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Multi-zone semiconductor substrate supports
US11276559B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Semiconductor processing chamber for multiple precursor flow
US10049891B1 (en) 2017-05-31 2018-08-14 Applied Materials, Inc. Selective in situ cobalt residue removal
US10497579B2 (en) 2017-05-31 2019-12-03 Applied Materials, Inc. Water-free etching methods
US10920320B2 (en) 2017-06-16 2021-02-16 Applied Materials, Inc. Plasma health determination in semiconductor substrate processing reactors
US10541246B2 (en) 2017-06-26 2020-01-21 Applied Materials, Inc. 3D flash memory cells which discourage cross-cell electrical tunneling
US10727080B2 (en) 2017-07-07 2020-07-28 Applied Materials, Inc. Tantalum-containing material removal
US10541184B2 (en) 2017-07-11 2020-01-21 Applied Materials, Inc. Optical emission spectroscopic techniques for monitoring etching
US10354889B2 (en) 2017-07-17 2019-07-16 Applied Materials, Inc. Non-halogen etching of silicon-containing materials
US10170336B1 (en) 2017-08-04 2019-01-01 Applied Materials, Inc. Methods for anisotropic control of selective silicon removal
US10043674B1 (en) 2017-08-04 2018-08-07 Applied Materials, Inc. Germanium etching systems and methods
US10297458B2 (en) 2017-08-07 2019-05-21 Applied Materials, Inc. Process window widening using coated parts in plasma etch processes
CN107731841A (zh) * 2017-08-29 2018-02-23 长江存储科技有限责任公司 一种改善3d nand闪存seg生长质量的方法
CN107731843A (zh) * 2017-08-29 2018-02-23 长江存储科技有限责任公司 一种提高seg生长高度均一性方法
CN107611010A (zh) * 2017-08-31 2018-01-19 长江存储科技有限责任公司 一种晶圆清洗方法
US10128086B1 (en) * 2017-10-24 2018-11-13 Applied Materials, Inc. Silicon pretreatment for nitride removal
US10424487B2 (en) 2017-10-24 2019-09-24 Applied Materials, Inc. Atomic layer etching processes
US10283324B1 (en) * 2017-10-24 2019-05-07 Applied Materials, Inc. Oxygen treatment for nitride etching
US10256112B1 (en) 2017-12-08 2019-04-09 Applied Materials, Inc. Selective tungsten removal
US10903054B2 (en) 2017-12-19 2021-01-26 Applied Materials, Inc. Multi-zone gas distribution systems and methods
US11328909B2 (en) 2017-12-22 2022-05-10 Applied Materials, Inc. Chamber conditioning and removal processes
US10854426B2 (en) 2018-01-08 2020-12-01 Applied Materials, Inc. Metal recess for semiconductor structures
US10964512B2 (en) 2018-02-15 2021-03-30 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus and methods
US10679870B2 (en) 2018-02-15 2020-06-09 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus
TWI716818B (zh) 2018-02-28 2021-01-21 美商應用材料股份有限公司 形成氣隙的系統及方法
US10593560B2 (en) 2018-03-01 2020-03-17 Applied Materials, Inc. Magnetic induction plasma source for semiconductor processes and equipment
US10319600B1 (en) * 2018-03-12 2019-06-11 Applied Materials, Inc. Thermal silicon etch
US10497573B2 (en) 2018-03-13 2019-12-03 Applied Materials, Inc. Selective atomic layer etching of semiconductor materials
US20210025058A1 (en) * 2018-04-03 2021-01-28 Applied Materials, Inc. Flowable film curing using h2 plasma
US10573527B2 (en) 2018-04-06 2020-02-25 Applied Materials, Inc. Gas-phase selective etching systems and methods
US10490406B2 (en) 2018-04-10 2019-11-26 Appled Materials, Inc. Systems and methods for material breakthrough
US10699879B2 (en) 2018-04-17 2020-06-30 Applied Materials, Inc. Two piece electrode assembly with gap for plasma control
US10886137B2 (en) 2018-04-30 2021-01-05 Applied Materials, Inc. Selective nitride removal
US10872778B2 (en) 2018-07-06 2020-12-22 Applied Materials, Inc. Systems and methods utilizing solid-phase etchants
US10755941B2 (en) 2018-07-06 2020-08-25 Applied Materials, Inc. Self-limiting selective etching systems and methods
US10672642B2 (en) 2018-07-24 2020-06-02 Applied Materials, Inc. Systems and methods for pedestal configuration
US10777567B2 (en) 2018-08-22 2020-09-15 International Business Machines Corporation Epitaxy lateral overgrowth for 3D NAND
US10892198B2 (en) 2018-09-14 2021-01-12 Applied Materials, Inc. Systems and methods for improved performance in semiconductor processing
US11049755B2 (en) 2018-09-14 2021-06-29 Applied Materials, Inc. Semiconductor substrate supports with embedded RF shield
US11062887B2 (en) 2018-09-17 2021-07-13 Applied Materials, Inc. High temperature RF heater pedestals
US11417534B2 (en) 2018-09-21 2022-08-16 Applied Materials, Inc. Selective material removal
US11682560B2 (en) 2018-10-11 2023-06-20 Applied Materials, Inc. Systems and methods for hafnium-containing film removal
US11121002B2 (en) 2018-10-24 2021-09-14 Applied Materials, Inc. Systems and methods for etching metals and metal derivatives
US11437242B2 (en) 2018-11-27 2022-09-06 Applied Materials, Inc. Selective removal of silicon-containing materials
US11721527B2 (en) 2019-01-07 2023-08-08 Applied Materials, Inc. Processing chamber mixing systems
JP7439101B2 (ja) * 2019-01-09 2024-02-27 アプライド マテリアルズ インコーポレイテッド 膜の有効酸化物厚さを変更するための水素化及び窒化処理
US10920319B2 (en) 2019-01-11 2021-02-16 Applied Materials, Inc. Ceramic showerheads with conductive electrodes
KR20220017774A (ko) 2020-08-05 2022-02-14 삼성전자주식회사 반도체 메모리 소자
US11450693B2 (en) * 2020-09-29 2022-09-20 Micron Technology, Inc. Single crystal horizontal access device for vertical three-dimensional (3D) memory and method of forming 3D memory
KR20230148814A (ko) 2020-12-25 2023-10-25 주식회사 엘지에너지솔루션 양극 활물질, 양극 활물질 슬러리, 양극, 리튬 이온이차전지, 및 양극 활물질의 제조 방법
CN113228279B (zh) * 2021-03-31 2024-04-09 长江存储科技有限责任公司 用于形成半导体结构的方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6638855B1 (en) * 1999-02-10 2003-10-28 Samsung Electronics Co., Ltd. Method of filling contact hole of semiconductor device
CN1949085A (zh) * 2005-10-14 2007-04-18 气体产品与化学公司 用于去除残留物的水性清洗组合物及使用该组合物的方法
CN101714526A (zh) * 2008-10-06 2010-05-26 台湾积体电路制造股份有限公司 半导体元件的制造方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08250478A (ja) * 1995-03-15 1996-09-27 Matsushita Electron Corp 半導体装置の製造方法
US6110836A (en) * 1999-04-22 2000-08-29 Applied Materials, Inc. Reactive plasma etch cleaning of high aspect ratio openings
JP3998373B2 (ja) 1999-07-01 2007-10-24 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
US6756315B1 (en) * 2000-09-29 2004-06-29 Cypress Semiconductor Corporation Method of forming contact openings
US6673721B1 (en) * 2001-07-02 2004-01-06 Lsi Logic Corporation Process for removal of photoresist mask used for making vias in low k carbon-doped silicon oxide dielectric material, and for removal of etch residues from formation of vias and removal of photoresist mask
US8664124B2 (en) 2005-10-31 2014-03-04 Novellus Systems, Inc. Method for etching organic hardmasks
US8399360B1 (en) * 2005-11-17 2013-03-19 Cypress Semiconductor Corporation Process for post contact-etch clean
JP2008060238A (ja) * 2006-08-30 2008-03-13 Toshiba Corp 半導体装置の製造方法
US7968506B2 (en) 2008-09-03 2011-06-28 Taiwan Semiconductor Manufacturing Co., Ltd. Wet cleaning stripping of etch residue after trench and via opening formation in dual damascene process
KR20100045108A (ko) 2008-10-23 2010-05-03 주식회사 동부하이텍 반도체 소자의 제조 방법
US10256142B2 (en) 2009-08-04 2019-04-09 Novellus Systems, Inc. Tungsten feature fill with nucleation inhibition
US8277674B2 (en) 2009-12-15 2012-10-02 United Microelectronics Corp. Method of removing post-etch residues
US8927390B2 (en) 2011-09-26 2015-01-06 Applied Materials, Inc. Intrench profile
FR2986371B1 (fr) 2012-01-31 2016-11-25 St Microelectronics Sa Procede de formation d'un via contactant plusieurs niveaux de couches semiconductrices
JP2013197417A (ja) 2012-03-21 2013-09-30 Toshiba Corp 不揮発性半導体記憶装置の製造方法
CN113862634A (zh) 2012-03-27 2021-12-31 诺发系统公司 钨特征填充
US8778796B2 (en) 2012-10-10 2014-07-15 Macronix International Co., Ltd. Multilayer line trimming
US9230819B2 (en) * 2013-04-05 2016-01-05 Lam Research Corporation Internal plasma grid applications for semiconductor fabrication in context of ion-ion plasma processing
US8895449B1 (en) * 2013-05-16 2014-11-25 Applied Materials, Inc. Delicate dry clean
US9082826B2 (en) 2013-05-24 2015-07-14 Lam Research Corporation Methods and apparatuses for void-free tungsten fill in three-dimensional semiconductor features
US20140353805A1 (en) 2013-05-28 2014-12-04 Globalfoundries Inc. Methods of semiconductor contaminant removal using supercritical fluid
US9558928B2 (en) * 2014-08-29 2017-01-31 Lam Research Corporation Contact clean in high-aspect ratio structures
US9343358B1 (en) * 2015-02-23 2016-05-17 Sandisk Technologies Inc. Three-dimensional memory device with stress compensation layer within a word line stack

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6638855B1 (en) * 1999-02-10 2003-10-28 Samsung Electronics Co., Ltd. Method of filling contact hole of semiconductor device
CN1949085A (zh) * 2005-10-14 2007-04-18 气体产品与化学公司 用于去除残留物的水性清洗组合物及使用该组合物的方法
CN101714526A (zh) * 2008-10-06 2010-05-26 台湾积体电路制造股份有限公司 半导体元件的制造方法

Also Published As

Publication number Publication date
KR20170141752A (ko) 2017-12-26
KR102586618B1 (ko) 2023-10-06
JP6890550B2 (ja) 2021-06-18
US9576788B2 (en) 2017-02-21
TW201709267A (zh) 2017-03-01
US20160314961A1 (en) 2016-10-27
WO2016171853A1 (en) 2016-10-27
CN107810546A (zh) 2018-03-16
JP2018516458A (ja) 2018-06-21
TWI671786B (zh) 2019-09-11

Similar Documents

Publication Publication Date Title
CN107810546B (zh) 清洁高深宽比通孔
US9773695B2 (en) Integrated bit-line airgap formation and gate stack post clean
US9502258B2 (en) Anisotropic gap etch
US9412608B2 (en) Dry-etch for selective tungsten removal
US9373522B1 (en) Titanium nitride removal
US9520303B2 (en) Aluminum selective etch
US9165786B1 (en) Integrated oxide and nitride recess for better channel contact in 3D architectures
US9478434B2 (en) Chlorine-based hardmask removal
US9343272B1 (en) Self-aligned process
US9378969B2 (en) Low temperature gas-phase carbon removal
US9406523B2 (en) Highly selective doped oxide removal method
US9190290B2 (en) Halogen-free gas-phase silicon etch
US9478432B2 (en) Silicon oxide selective removal
US9378978B2 (en) Integrated oxide recess and floating gate fin trimming
US20160042968A1 (en) Integrated oxide and si etch for 3d cell channel mobility improvements
US20180025900A1 (en) Alkali metal and alkali earth metal reduction
US20160005833A1 (en) Feol low-k spacers
US20150371865A1 (en) High selectivity gas phase silicon nitride removal
US20140342569A1 (en) Near surface etch selectivity enhancement
WO2014113177A1 (en) Dry-etch for selective tungsten removal
WO2013052712A2 (en) Selective etch of silicon by way of metastable hydrogen termination
WO2013025336A1 (en) Dry-etch for silicon-and-nitrogen-containing films
WO2013032638A1 (en) Selective suppression of dry-etch rate of materials containing both silicon and oxygen

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant