CN107731843A - 一种提高seg生长高度均一性方法 - Google Patents
一种提高seg生长高度均一性方法 Download PDFInfo
- Publication number
- CN107731843A CN107731843A CN201710755372.9A CN201710755372A CN107731843A CN 107731843 A CN107731843 A CN 107731843A CN 201710755372 A CN201710755372 A CN 201710755372A CN 107731843 A CN107731843 A CN 107731843A
- Authority
- CN
- China
- Prior art keywords
- silicon
- seg
- groove
- substrate
- methods
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 27
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 76
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 76
- 239000010703 silicon Substances 0.000 claims abstract description 76
- 239000000758 substrate Substances 0.000 claims abstract description 41
- 230000015654 memory Effects 0.000 claims abstract description 20
- 229910021419 crystalline silicon Inorganic materials 0.000 claims abstract description 13
- 238000000407 epitaxy Methods 0.000 claims abstract description 12
- 238000005530 etching Methods 0.000 claims abstract description 12
- 238000000151 deposition Methods 0.000 claims abstract description 8
- 238000012805 post-processing Methods 0.000 claims abstract description 8
- 230000008021 deposition Effects 0.000 claims abstract description 7
- 239000010410 layer Substances 0.000 claims description 39
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 18
- 239000011229 interlayer Substances 0.000 claims description 10
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 7
- UGFAIRIUMAVXCW-UHFFFAOYSA-N Carbon monoxide Chemical compound [O+]#[C-] UGFAIRIUMAVXCW-UHFFFAOYSA-N 0.000 claims description 6
- 229910002091 carbon monoxide Inorganic materials 0.000 claims description 6
- 239000007789 gas Substances 0.000 claims description 6
- 238000012545 processing Methods 0.000 claims description 4
- 239000011248 coating agent Substances 0.000 claims description 3
- 238000000576 coating method Methods 0.000 claims description 3
- 239000001257 hydrogen Substances 0.000 claims description 3
- 229910052739 hydrogen Inorganic materials 0.000 claims description 3
- 125000004435 hydrogen atom Chemical class [H]* 0.000 claims description 3
- 238000004140 cleaning Methods 0.000 claims description 2
- 230000012010 growth Effects 0.000 description 11
- 229910052757 nitrogen Inorganic materials 0.000 description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000000739 chaotic effect Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000008246 gaseous mixture Substances 0.000 description 1
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
- H01L21/3247—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering for altering the shape, e.g. smoothing the surface
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明提供了一种提高SEG生长高度均一性方法,所述方法包括以下步骤:沉积衬底堆叠结构并刻蚀衬底堆叠结构以形成沟道和衬底表面的硅槽;对沟道和硅槽进行刻蚀后处理(Post Etch Treatment,PET);清洗以去除硅槽界面处氧化物;采用大量HCl烘烤刻蚀以去除硅槽界面处非晶硅并刻蚀部分硅衬底后进行硅外延生长。由于HCl可以去除非晶硅和部分硅衬底;在裸露出的Si新生表面不存在其他介质,还可以使后续硅外延层生长速率趋于一致;从而提高硅外延生长高度的均一性,并且避免在界面处产生空位,进而提高3D NAND闪存的整体性能。
Description
技术领域
本发明涉及半导体制造领域,尤其涉及一种3D NAND闪存结构通道孔的SEG的制作方法。
背景技术
随着平面型闪存存储器的发展,半导体的生产工艺取得了巨大的进步。但是最近几年,平面型闪存的发展遇到了各种挑战:物理极限,现有显影技术极限以及存储电子密度极限等。在此背景下,为解决平面闪存遇到的困难以及最求更低的单位存储单元的生产成本,各种不同的三维(3D)闪存存储器结构应运而生,例如3D NOR(3D或非)闪存和3D NAND(3D与非)闪存。
其中,在NOR型结构的3D闪存中,存储单元在位线和地线之间并联排列,而在NAND型结构的3D闪存中,存储单元在位线和地线之间串列排列。具有串联结构的NAND型闪存具有较低的读取速度,但是却具有较高的写入速度,从而NAND型闪存适合用于存储数据,其优点在于体积小、容量大。闪存器件根据存储单元的结构可分为叠置栅极型和分离栅极型,并且根据电荷存储层的形状分为浮置栅极器件和硅-氧化物-氮化物-氧化物(SONO)器件。其中,SONO型闪存器件具有比浮置栅极型闪存器件更优的可靠性,并能够以较低的电压执行编程和擦除操作,且ONOS型闪存器件具有很薄的单元,并且便于制造。
现有技术中制备氧化物-氮化物(O/N)堆叠结构时,通常采用氮化硅(SiN)作为牺牲层介质,SiN具有较低的收缩率,因此可以有效的解决沉积导致的衬底碗型(bow)缺陷;但同时也导致了在沟道孔刻蚀后在界面处具有氮残留(N-residue)。沟道孔刻蚀和刻蚀后处理(Post Etch Treatment,PET)后,界面处会存在氧化物(OX)、非晶硅(a-Si)以及氮残留,现有技术中,采用湿刻蚀预清洗来去除氧化物,并采用200sccm的HCl烘烤60sec去除界面处的非晶硅;此时,硅外延层(SEG)的最终生长高度取决于SEG硅槽的深度和生长速率。
有时,可能在界面处仍有部分氮残留没有被完全去除,而SEG界面条件极大的影响SEG的质量和生长速率;用于生长SEG的硅槽将影响在第一SiN层上的最终SEG高度,因此,由于界面残留以及用于SEG生长的硅槽的深度均一性差,导致最终SEG高度的均一性变差,进而最终影响器件的电气性能。
因此,如何在硅外延层(SEG)生长前对硅槽及沟道进行处理,使得SEG生长的高度均一性好,一直为本领域技术人员所致力研究的方向。
发明内容
本发明的目的在于提供一种提高SEG生长高度均一性方法,该方法通过改进SEG生长前硅槽和沟道孔的处理工艺来改善SEG的生长高度均一性,从而提高3D NAND闪存的性能。
为了实现上述目的,本发明提出了一种提高SEG生长高度均一性方法,包括以下步骤:
沉积衬底堆叠结构;
刻蚀衬底堆叠结构以形成沟道和衬底表面的硅槽;
对沟道和硅槽进行刻蚀后处理(Post Etch Treatment,PET);
清洗以去除硅槽界面处氧化物;
刻蚀以去除硅槽界面处非晶硅并刻蚀部分硅衬底;
硅外延生长。
进一步的,所述沉积衬底堆叠结构,具体为,提供衬底,在所述衬底表面形成多层交错堆叠的层间介质层及牺牲介质层,所述牺牲介质层形成于相邻的层间介质层之间;所述层间介质层为氧化物层,所述牺牲介质层为氮化硅层,从而形成NO堆叠结构(NOStacks)。
进一步的,所述刻蚀衬底堆叠结构,具体为,采用各向异性的干法刻蚀工艺垂直向下刻蚀所述衬底堆叠结构以形成沟道,所述沟道通至所述衬底并形成一定深度的硅槽。
进一步的,所述刻蚀后处理为,采用氮气(N2)、氮气(N2)和一氧化碳(CO)的混合气体或氮气(N2)和氢气(H2)的混合气体对被刻蚀的硅槽区域进行吹扫。
进一步,所述清洗为采用均匀气体流进行硅槽界面处氧化物的去除,例如,使用ULVAC工具进行。
进一步,所述刻蚀以去除硅槽界面处非晶硅并刻蚀部分硅衬底为采用400sccm的HCl烘烤处理110sec。
进一步的,所述硅外延生长是在硅槽处进行硅的外延生长形成硅外延层(SEG)。
本发明还提供了一种3D NAND闪存,其由上述提高SEG生长高度均一性方法制备得到。
刻蚀后处理的界面将残留氧化物(OX)、非晶硅(a-Si)和氮残留(N-residue);其中,氧化物将导致硅外延层不能在其表面生长,从而形成空位;而在非晶硅表面,硅外延层生长速度慢,影响硅外延层的质量,并且也可能形成空位,而氮残留将影响Si的生长速率,并会使硅外延层和硅衬底之间形成界面。
基于上述原因,与现有技术相比,本发明采用的方法的有益效果主要体现在:
第一,当采用大量HCl进行烘烤的时候,HCl可以去除非晶硅和部分硅衬底;
第二,在硅衬底被部分刻蚀去除后裸露出的Si新生表面可以使后续硅外延层更好的生长,并且生长速率区域一致;
第三,通过本发明的工艺,使得底部硅槽的硅表面的高度几乎一致,从而避免了硅槽高度均一性差而对硅外延层(SEG)最终高度的影响;从而提高硅外延生长高度的均一性,并且避免在界面处产生空位,进而提高3D NAND闪存的整体性能。
附图说明
通过阅读下文优选实施方式的详细描述,各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的,而并不认为是对本发明的限制。而且在整个附图中,用相同的参考符号表示相同的部件。在附图中:
图1a-d为本发明中一种提高SEG生长高度均一性方法工艺流程图。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式,然而应当理解,可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反,提供这些实施方式是为了能够更透彻地理解本公开,并且能够将本公开的范围完整的传达给本领域的技术人员。
为了清楚,不描述实际实施例的全部特征。在下列描述中,不详细描述公知的功能和结构,因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中,必须做出大量实施细节以实现开发者的特定目标,例如按照有关系统或有关商业的限制,由一个实施例改变为另一个实施例。另外,应当认为这种开发工作可能是复杂和耗费时间的,但是对于本领域技术人员来说仅仅是常规工作。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书,本发明的优点和特征将更清楚。需说明的是,附图均采用非常简化的形式且均使用非精准的比例,仅用以方便、明晰地辅助说明本发明实施例的目的。
请参考图1,在本实施例中,提出了一种3D NAND闪存的制作方法,包括以下步骤:
S100:沉积衬底堆叠结构;
S200:刻蚀衬底堆叠结构以形成沟道和衬底表面的硅槽;
S300:对沟道和硅槽进行刻蚀后处理(Post Etch Treatment,PET);
S400:清洗以去除硅槽界面处氧化物;
S500:刻蚀以去除硅槽界面处非晶硅并刻蚀部分硅衬底;
S600:硅外延生长。
具体的,请参考图1a,在步骤S100中,沉积衬底堆叠结构,具体为,提供衬底100,所述衬底100表面形成有多层交错堆叠的层间介质层110及牺牲介质层120,所述牺牲介质层120形成于相邻的层间介质层110之间;所述层间介质层110为氧化物层,所述牺牲介质层120为氮化硅层,从而形成NO堆叠结构(NO Stacks);
请继续参考图1a,在步骤S200中,刻蚀所述衬底堆叠结构,具体为,采用各向异性的干法刻蚀工艺垂直向下刻蚀所述层间介质层110及牺牲介质层120以形成沟道130,所述沟道130通至所述衬底100并形成一定深度的硅槽140。
请继续参考图1a,在步骤S300中,对沟道和硅槽进行刻蚀后处理(Post EtchTreatment,PET),即采用氮气(N2)、氮气(N2)和一氧化碳(CO)或氮气(N2)和氢气(H2)对被刻蚀的硅槽区域进行吹扫,在这一处理后将在硅槽表面产生非晶硅150和氧化物160;
请参考图1b,在步骤S400中,清洗所述沟道130和硅槽140以去除界面处氧化物160,具体的,采用ULVAC工具,进行均匀性气体流处理;
请参考图1c,在步骤S500中,采用400sccm的HCl烘烤处理110sec以刻蚀非晶硅150并去除部分硅衬底,形成裸露新生Si表面的新生硅槽170;
请参考图1d,在步骤S600中,硅外延生长,具体为在新生硅槽170处进行硅的外延生长形成硅外延层180(SEG)。
以上所述,仅为本发明较佳的具体实施方式,但本发明的保护范围并不局限于此,任何熟悉本技术领域的技术人员在本发明揭露的技术范围内,可轻易想到的变化或替换,都应涵盖在本发明的保护范围之内。因此,本发明的保护范围应以所述权利要求的保护范围为准。
Claims (8)
1.一种提高SEG生长高度均一性方法,包括以下步骤:
沉积衬底堆叠结构;
刻蚀衬底堆叠结构以形成沟道和衬底表面的硅槽;
对沟道和硅槽进行刻蚀后处理(Post Etch Treatment,PET);
清洗以去除硅槽界面处氧化物;
刻蚀以去除硅槽界面处非晶硅并刻蚀部分硅衬底;
硅外延生长。
2.如权利要求1所述的提高SEG生长高度均一性方法,其特征在于,所述沉积衬底堆叠结构,具体为,提供衬底,在所述衬底表面形成多层交错堆叠的层间介质层及牺牲介质层,所述牺牲介质层形成于相邻的层间介质层之间;所述层间介质层为氧化物层,所述牺牲介质层为氮化硅层,从而形成NO堆叠结构(NO Stacks)。
3.如权利要求2所述的提高SEG生长高度均一性方法,其特征在于,所述刻蚀衬底堆叠结构,具体为,采用各向异性的干法刻蚀工艺垂直向下刻蚀所述衬底堆叠结构以形成沟道,所述沟道通至所述衬底并形成一定深度的硅槽。
4.如权利要求1所述的提高SEG生长高度均一性方法,其特征在于,所述刻蚀后处理为,采用氮气(N2)、氮气(N2)和一氧化碳(CO)的混合气体或氮气(N2)和氢气(H2)的混合气体对被刻蚀的硅槽区域进行吹扫。
5.如权利要求1所述的提高SEG生长高度均一性方法,其特征在于,所述清洗为采用均匀气体流进行硅槽界面处氧化物的去除,例如,使用ULVAC工具进行。
6.如权利要求1所述的提高SEG生长高度均一性方法,其特征在于,所述刻蚀以去除硅槽界面处非晶硅并刻蚀部分硅衬底为采用400sccm的HCl烘烤处理110sec。
7.如权利要求1所述的提高SEG生长高度均一性方法,其特征在于,所述硅外延生长是在硅槽处进行硅的外延生长形成硅外延层(SEG)。
8.一种3D NAND闪存,其由权利要求1-7任意一项所述的提高SEG生长高度均一性方法制备得到。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201710755372.9A CN107731843A (zh) | 2017-08-29 | 2017-08-29 | 一种提高seg生长高度均一性方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201710755372.9A CN107731843A (zh) | 2017-08-29 | 2017-08-29 | 一种提高seg生长高度均一性方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN107731843A true CN107731843A (zh) | 2018-02-23 |
Family
ID=61205385
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201710755372.9A Pending CN107731843A (zh) | 2017-08-29 | 2017-08-29 | 一种提高seg生长高度均一性方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN107731843A (zh) |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20060189145A1 (en) * | 2005-02-04 | 2006-08-24 | Makoto Honda | Method of manufacturing a semiconductor device from which damage layers and native oxide films in connection holes have been removed |
US20090011587A1 (en) * | 2007-07-02 | 2009-01-08 | Nanya Technology Corporation | Method of fabricating a semiconductor device |
CN101656208A (zh) * | 2009-09-25 | 2010-02-24 | 中国科学院微电子研究所 | 一种选择性去除TaN金属栅电极层的方法 |
CN105390389A (zh) * | 2014-08-29 | 2016-03-09 | 朗姆研究公司 | 高深宽比结构中的触点清洁 |
US20160314961A1 (en) * | 2015-04-24 | 2016-10-27 | Applied Materials, Inc. | Cleaning high aspect ratio vias |
CN106941096A (zh) * | 2011-10-19 | 2017-07-11 | 台湾积体电路制造股份有限公司 | 具有金属栅电极的半导体器件及其制造方法 |
-
2017
- 2017-08-29 CN CN201710755372.9A patent/CN107731843A/zh active Pending
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20060189145A1 (en) * | 2005-02-04 | 2006-08-24 | Makoto Honda | Method of manufacturing a semiconductor device from which damage layers and native oxide films in connection holes have been removed |
US20090011587A1 (en) * | 2007-07-02 | 2009-01-08 | Nanya Technology Corporation | Method of fabricating a semiconductor device |
CN101656208A (zh) * | 2009-09-25 | 2010-02-24 | 中国科学院微电子研究所 | 一种选择性去除TaN金属栅电极层的方法 |
CN106941096A (zh) * | 2011-10-19 | 2017-07-11 | 台湾积体电路制造股份有限公司 | 具有金属栅电极的半导体器件及其制造方法 |
CN105390389A (zh) * | 2014-08-29 | 2016-03-09 | 朗姆研究公司 | 高深宽比结构中的触点清洁 |
US20160314961A1 (en) * | 2015-04-24 | 2016-10-27 | Applied Materials, Inc. | Cleaning high aspect ratio vias |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN107611130A (zh) | 一种3d nand闪存结构中硅外延生长的工艺 | |
CN107706191B (zh) | 一种3d nand闪存沟道孔多晶硅连接层形成方法 | |
CN107482017A (zh) | 一种3d nand闪存沟道孔的制备工艺 | |
CN107591409B (zh) | 一种3d nand闪存中沟道结构的制作方法 | |
TW201117270A (en) | Integrated nanostructure-based non-volatile memory fabrication | |
CN107731849A (zh) | 3d nand闪存沟道孔的制备方法及3d nand闪存 | |
CN104681493B (zh) | 半导体结构的形成方法 | |
CN104241204B (zh) | 3d nand闪存的形成方法 | |
CN106129010A (zh) | 一种形成3d nand闪存的方法 | |
CN107863305A (zh) | 一种sono刻蚀工艺的检测方法 | |
CN107658222A (zh) | 一种3d nand闪存沟道孔的平坦化工艺 | |
CN107731671B (zh) | 改善硅外延生长中离子注入硼元素扩散的工艺 | |
CN107731839A (zh) | 一种3d nand闪存结构及其制作方法 | |
CN109148467A (zh) | 3d-nand闪存 | |
CN107731741B (zh) | 一种改善接触孔插塞氧化物凹陷的工艺方法 | |
CN107994027A (zh) | 一种sono刻蚀中负载效应影响的减轻方法 | |
CN107731841A (zh) | 一种改善3d nand闪存seg生长质量的方法 | |
CN107731824B (zh) | 一种3d nand闪存的制作方法 | |
CN107946313A (zh) | 一种3d nand闪存堆叠结构的制备方法及3d nand闪存 | |
CN107731840B (zh) | 一种3d nand闪存结构的制备工艺 | |
CN107591408B (zh) | 一种3d nand闪存结构及其制作方法 | |
CN107994030B (zh) | 一种基于氧化物-石墨烯薄膜堆叠的3d nand闪存制备方法及闪存 | |
CN107731843A (zh) | 一种提高seg生长高度均一性方法 | |
CN101807548B (zh) | 纳米晶分栅式闪存的制造过程 | |
CN107658223A (zh) | 一种闪存结构中多晶硅插塞的制备工艺 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
RJ01 | Rejection of invention patent application after publication |
Application publication date: 20180223 |
|
RJ01 | Rejection of invention patent application after publication |