JPH08249243A - メモリの初期化が可能な情報処理装置 - Google Patents
メモリの初期化が可能な情報処理装置Info
- Publication number
- JPH08249243A JPH08249243A JP7051042A JP5104295A JPH08249243A JP H08249243 A JPH08249243 A JP H08249243A JP 7051042 A JP7051042 A JP 7051042A JP 5104295 A JP5104295 A JP 5104295A JP H08249243 A JPH08249243 A JP H08249243A
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- Japan
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- memory
- backup
- data
- specific address
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Abstract
(57)【要約】
【目的】 バックアップメモリの初期化を簡略にし、短
時間で初期化可能とする。 【構成】 バックアップ電圧検出部１は、バックアップ
電圧ＶＢがデータ保持電圧ＶＳ以下ならばハイレベルの
メモリライト信号ＳＲを生成し、バックアップＲＡＭ２
の特定アドレスのデータを破壊する。ＣＰＵ３はシステ
ム起動時、特定アドレスのデータを照合し、破壊されて
いなければバックアップ可として通常の処理を、破壊さ
れていればバックアップ不可としてＲＡＭ２を初期化
し、特定アドレスにも初期値を書き込む。
時間で初期化可能とする。 【構成】 バックアップ電圧検出部１は、バックアップ
電圧ＶＢがデータ保持電圧ＶＳ以下ならばハイレベルの
メモリライト信号ＳＲを生成し、バックアップＲＡＭ２
の特定アドレスのデータを破壊する。ＣＰＵ３はシステ
ム起動時、特定アドレスのデータを照合し、破壊されて
いなければバックアップ可として通常の処理を、破壊さ
れていればバックアップ不可としてＲＡＭ２を初期化
し、特定アドレスにも初期値を書き込む。
Description
【０００１】
【産業上の利用分野】本発明はバッテリによってバック
アップされるバックアップメモリの初期化に関する。
アップされるバックアップメモリの初期化に関する。
【０００２】
【従来の技術】従来、この種のバックアップメモリの初
期化の一つの方法が特開平２−１０１５５３号公報に開
示されている。図４はその公報に開示された情報処理装
置を示す回路図である。図４において、情報処理装置７
の中央処理部１は、ＣＰＵバス信号線５に接続され、Ｒ
ＯＭ２またはＲＡＭ３のプログラムを実行する。ＲＯＭ
２は初期化ルーチンを含む内容を格納する読み出し専用
メモリで、ＣＰＵバス信号線５に接続されている。ＲＡ
Ｍ３はＣＰＵバス信号線５に接続され、中央処理部１の
命令により読出し／書込みが可能であり、読出し時には
パリティチェックが実行される。チェック結果は、エラ
ー通知信号線６により中央処理部１に通知される。バッ
テリ４は、情報処理装置７の電源が切断されたときにＲ
ＡＭ３の内容をバックアップする。
期化の一つの方法が特開平２−１０１５５３号公報に開
示されている。図４はその公報に開示された情報処理装
置を示す回路図である。図４において、情報処理装置７
の中央処理部１は、ＣＰＵバス信号線５に接続され、Ｒ
ＯＭ２またはＲＡＭ３のプログラムを実行する。ＲＯＭ
２は初期化ルーチンを含む内容を格納する読み出し専用
メモリで、ＣＰＵバス信号線５に接続されている。ＲＡ
Ｍ３はＣＰＵバス信号線５に接続され、中央処理部１の
命令により読出し／書込みが可能であり、読出し時には
パリティチェックが実行される。チェック結果は、エラ
ー通知信号線６により中央処理部１に通知される。バッ
テリ４は、情報処理装置７の電源が切断されたときにＲ
ＡＭ３の内容をバックアップする。
【０００３】図５はＲＯＭ２とＲＡＭ３とのメモリマッ
プを示す説明図、図６はＲＯＭ２の内部に格納された初
期化ルーチンを示すフローチャートである。情報処理装
置７の電源が投入されたとき、中央処理部１はＲＯＭ２
に格納されている初期化ルーチンの実行を開始する。初
期化ルーチンの実行中、ＲＡＭ３の全番地からデータが
読み出され、パリティチェックが行われる。パリティチ
ェックの結果が正常であれば、バッテリバックアップは
正常に動作しているものとして中央処理部１は初期化を
終了する。その後、電源切断前の状態から処理が再開さ
れる。ＲＡＭ３のパリティチェックの結果にパリティエ
ラーが検出された場合、中央処理部１はバッテリバック
アップは失敗したものと判断し、ＲＡＭ３の内容をクリ
アして、外部機器８より外部条件を取り込んでＲＡＭ３
に書き込む。これにより、初期化を自動的に終了する。
プを示す説明図、図６はＲＯＭ２の内部に格納された初
期化ルーチンを示すフローチャートである。情報処理装
置７の電源が投入されたとき、中央処理部１はＲＯＭ２
に格納されている初期化ルーチンの実行を開始する。初
期化ルーチンの実行中、ＲＡＭ３の全番地からデータが
読み出され、パリティチェックが行われる。パリティチ
ェックの結果が正常であれば、バッテリバックアップは
正常に動作しているものとして中央処理部１は初期化を
終了する。その後、電源切断前の状態から処理が再開さ
れる。ＲＡＭ３のパリティチェックの結果にパリティエ
ラーが検出された場合、中央処理部１はバッテリバック
アップは失敗したものと判断し、ＲＡＭ３の内容をクリ
アして、外部機器８より外部条件を取り込んでＲＡＭ３
に書き込む。これにより、初期化を自動的に終了する。
【０００４】
【発明が解決しようとする課題】上述した従来の情報処
理装置におけるバックアップメモリの初期化は、ＲＡＭ
の全番地からデータを読み出してパリティチェックを行
うため、バックアップメモリの容量が大きいシステムで
は初期化に時間がかかるという問題点があった。
理装置におけるバックアップメモリの初期化は、ＲＡＭ
の全番地からデータを読み出してパリティチェックを行
うため、バックアップメモリの容量が大きいシステムで
は初期化に時間がかかるという問題点があった。
【０００５】また、パリティチェックを行う手段を付加
させなければならなかった。
させなければならなかった。
【０００６】
【課題を解決するための手段】本発明の情報処理装置
は、電源投入時、メモリに供給されるバックアップ電圧
がメモリのデータ保持電圧以下であれば第１の手段がメ
モリライト信号を生成し、第２の手段がメモリの特定ア
ドレスのデータを破壊する。また、制御手段は、システ
ム起動時、特定アドレスのデータを照合し、初期値が破
壊されていない場合はバックアップ可とみなして通常の
処理を、破壊されている場合はバックアップ不可とみな
してバックアップＲＡＭを初期化し、さらに上記特定ア
ドレスに初期値を書き込む。
は、電源投入時、メモリに供給されるバックアップ電圧
がメモリのデータ保持電圧以下であれば第１の手段がメ
モリライト信号を生成し、第２の手段がメモリの特定ア
ドレスのデータを破壊する。また、制御手段は、システ
ム起動時、特定アドレスのデータを照合し、初期値が破
壊されていない場合はバックアップ可とみなして通常の
処理を、破壊されている場合はバックアップ不可とみな
してバックアップＲＡＭを初期化し、さらに上記特定ア
ドレスに初期値を書き込む。
【０００７】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【０００８】図１は本発明の一実施例のバックアップメ
モリ初期化が可能なマイクロコンピュータを使用した情
報処理装置の回路図である。図において、情報処理装置
は、第１の手段であるバックアップ電圧検出回路１と、
ＮＯＲゲート回路４と、バックアップメモリ（ＲＡＭ）
２と、バックアップメモリ２の書き込み読みだしとその
他図示しないシステム回路を制御する制御手段であるＣ
ＰＵ３と、バックアップメモリ２とＣＰＵ３との間のア
ドレスバスとデータバスに接続されたプルアップ抵抗Ｒ
３，Ｒ４とを有する。ＮＯＲゲート４とプルアップ抵抗
Ｒ３，Ｒ４が第２の手段に相当する。
モリ初期化が可能なマイクロコンピュータを使用した情
報処理装置の回路図である。図において、情報処理装置
は、第１の手段であるバックアップ電圧検出回路１と、
ＮＯＲゲート回路４と、バックアップメモリ（ＲＡＭ）
２と、バックアップメモリ２の書き込み読みだしとその
他図示しないシステム回路を制御する制御手段であるＣ
ＰＵ３と、バックアップメモリ２とＣＰＵ３との間のア
ドレスバスとデータバスに接続されたプルアップ抵抗Ｒ
３，Ｒ４とを有する。ＮＯＲゲート４とプルアップ抵抗
Ｒ３，Ｒ４が第２の手段に相当する。
【０００９】バックアップ電圧検出部１は、バックアッ
プ電圧ＶＢがデータ保持電圧ＶＳ以下であればハイレベ
ルのメモリライト信号ＳＲを生成する。データ保持電圧
ＶＳはマイクロコンピュータシステムの電源電圧ＶＣＣ
を抵抗器Ｒ１とＲ２で分圧した電圧で、オペアンプ１Ａ
のマイナス入力側に供給される。バックアップ電圧ＶＢ
は、オペアンプ１Ａのプラス入力側に接続される。オペ
アンプ１Ａの出力がメモリライト信号ＳＲになり、ＮＯ
Ｒゲート４に供給される。
プ電圧ＶＢがデータ保持電圧ＶＳ以下であればハイレベ
ルのメモリライト信号ＳＲを生成する。データ保持電圧
ＶＳはマイクロコンピュータシステムの電源電圧ＶＣＣ
を抵抗器Ｒ１とＲ２で分圧した電圧で、オペアンプ１Ａ
のマイナス入力側に供給される。バックアップ電圧ＶＢ
は、オペアンプ１Ａのプラス入力側に接続される。オペ
アンプ１Ａの出力がメモリライト信号ＳＲになり、ＮＯ
Ｒゲート４に供給される。
【００１０】図２はバックアップ電圧検出部１の特性図
と波形図である。図において、曲線１０はデータ保持電
圧ＶＳの電源投入時における電圧変化を示す。電源投入
時にバックアップ電圧ＶＢがデータ保持電圧ＶＳ以上
（図中のＶＢ１）であればメモリライト信号ＳＲはロー
レベル（図２（ｂ）の実線）のまま変化しない。バック
アップ電圧ＶＢがデータ保持電圧ＶＳ以下（図中のＶＢ
２）であればメモリライト信号ＳＲはハイレベル（図２
（ｂ）の破線）となり、メモリライトを指示する。
と波形図である。図において、曲線１０はデータ保持電
圧ＶＳの電源投入時における電圧変化を示す。電源投入
時にバックアップ電圧ＶＢがデータ保持電圧ＶＳ以上
（図中のＶＢ１）であればメモリライト信号ＳＲはロー
レベル（図２（ｂ）の実線）のまま変化しない。バック
アップ電圧ＶＢがデータ保持電圧ＶＳ以下（図中のＶＢ
２）であればメモリライト信号ＳＲはハイレベル（図２
（ｂ）の破線）となり、メモリライトを指示する。
【００１１】ＮＯＲゲート４はバックアップ電圧検出部
１からのハイレベルのメモリライト信号ＳＲまたはＣＰ
Ｕ３からのメモリライト信号ＮＷＲにより、バックアッ
プメモリ２をデータ書き込み状態にする書き込み制御信
号を発生する。
１からのハイレベルのメモリライト信号ＳＲまたはＣＰ
Ｕ３からのメモリライト信号ＮＷＲにより、バックアッ
プメモリ２をデータ書き込み状態にする書き込み制御信
号を発生する。
【００１２】図３は電源を投入後にシステムを起動した
時のＣＰＵ３によるバックアップメモリ初期化動作を示
す動作フローチャートである。電源投入後、バックアッ
プ電圧ＶＢがバックアップメモリ２のデータ保持電圧Ｖ
Ｓ以下であれば、バックアップ電圧検出部１からハイレ
ベルのメモリライト信号が生成され、バックアップメモ
リ２が書き込み状態になる。一方、電源投入後、電源電
圧ＶＣＣが十分なレベルになりＣＰＵ３がシステム起動
状態になるまで、ＣＰＵ３からのアドレスバスとデータ
バスが遮断状態にある。したがって、電源投入後、バッ
クアップ電圧検出部１からのハイレベルのメモリライト
信号によってバックアップメモリ２が書き込み状態にな
ると、ＣＰＵ３がシステム起動するまでＣＰＵ３によっ
てバックアップメモリ２にデータが書き込まれないが、
ＣＰＵ３とバックアップメモリ２との間のアドレスライ
ンのプルアップ状態に応じた特定アドレスにデータライ
ンのプルアップ状態に応じたデータが書き込まれる。本
実施例では、特定アドレスはプルアップ抵抗をアドレス
バスのどのビットラインに接続するかで決まる。
時のＣＰＵ３によるバックアップメモリ初期化動作を示
す動作フローチャートである。電源投入後、バックアッ
プ電圧ＶＢがバックアップメモリ２のデータ保持電圧Ｖ
Ｓ以下であれば、バックアップ電圧検出部１からハイレ
ベルのメモリライト信号が生成され、バックアップメモ
リ２が書き込み状態になる。一方、電源投入後、電源電
圧ＶＣＣが十分なレベルになりＣＰＵ３がシステム起動
状態になるまで、ＣＰＵ３からのアドレスバスとデータ
バスが遮断状態にある。したがって、電源投入後、バッ
クアップ電圧検出部１からのハイレベルのメモリライト
信号によってバックアップメモリ２が書き込み状態にな
ると、ＣＰＵ３がシステム起動するまでＣＰＵ３によっ
てバックアップメモリ２にデータが書き込まれないが、
ＣＰＵ３とバックアップメモリ２との間のアドレスライ
ンのプルアップ状態に応じた特定アドレスにデータライ
ンのプルアップ状態に応じたデータが書き込まれる。本
実施例では、特定アドレスはプルアップ抵抗をアドレス
バスのどのビットラインに接続するかで決まる。
【００１３】今、全てのアドレスラインと全てのデータ
ラインがプルアップ抵抗Ｒ３，Ｒ４によってプルアップ
されているものとすると、電源投入時、特定アドレス
（＊ＦＦＦｈ）の初期値ＮＵＬＬ（オール０のデータ）
がデータラインのプルアップ抵抗Ｒ４で決まるデータに
よって破壊される（データ＊ＦＦＦｈが書き込まれ
る）。
ラインがプルアップ抵抗Ｒ３，Ｒ４によってプルアップ
されているものとすると、電源投入時、特定アドレス
（＊ＦＦＦｈ）の初期値ＮＵＬＬ（オール０のデータ）
がデータラインのプルアップ抵抗Ｒ４で決まるデータに
よって破壊される（データ＊ＦＦＦｈが書き込まれ
る）。
【００１４】バックアップ電圧ＶＢがデータ保持電圧Ｖ
Ｓ以上であればメモリライト信号ＳＲはローレベルのま
までバックアップメモリ２は書き込み状態にならず、特
定アドレスのデータ（初期値ＮＵＬＬ）は破壊されな
い。
Ｓ以上であればメモリライト信号ＳＲはローレベルのま
までバックアップメモリ２は書き込み状態にならず、特
定アドレスのデータ（初期値ＮＵＬＬ）は破壊されな
い。
【００１５】ＣＰＵ３によるシステム起動（ステップ２
１）時、ＣＰＵ３は特定アドレス（＊ＦＦＦｈ）のデー
タを照合し（ステップ２２）、初期値ＮＵＬＬが破壊さ
れていない場合はバックアップ可とみなして通常の処理
（ステップ２３）を実行し、破壊されている場合（ＮＵ
ＬＬではない）はバックアップ不可とみなしてバックア
ップＲＡＭを初期化し（ステップ２４）、さらに特定ア
ドレス（＊ＦＦＦｈ）に初期値ＮＵＬＬを書き込む。特
定アドレスに初期値が書き込まれることで、後の判定処
理に初期値を利用できる。
１）時、ＣＰＵ３は特定アドレス（＊ＦＦＦｈ）のデー
タを照合し（ステップ２２）、初期値ＮＵＬＬが破壊さ
れていない場合はバックアップ可とみなして通常の処理
（ステップ２３）を実行し、破壊されている場合（ＮＵ
ＬＬではない）はバックアップ不可とみなしてバックア
ップＲＡＭを初期化し（ステップ２４）、さらに特定ア
ドレス（＊ＦＦＦｈ）に初期値ＮＵＬＬを書き込む。特
定アドレスに初期値が書き込まれることで、後の判定処
理に初期値を利用できる。
【００１６】本発明の実施例によれば、システム起動時
にバックアップメモリの一つのアドレスのデータを照合
するだけでバックアップの可否を判断し、バックアップ
メモリの初期化ができるため、処理が簡単で短時間で行
えるという効果がある。また、パリティチェックのため
の手段が不要になり、装置構成を簡略にできるという効
果もある。
にバックアップメモリの一つのアドレスのデータを照合
するだけでバックアップの可否を判断し、バックアップ
メモリの初期化ができるため、処理が簡単で短時間で行
えるという効果がある。また、パリティチェックのため
の手段が不要になり、装置構成を簡略にできるという効
果もある。
【００１７】さらに本発明の実施例によれば、バックア
ップメモリ２の特定アドレスを破壊する第２の手段は、
メモリ２のアドレスラインの所定のビットラインをプル
アップしてメモリ２に接続する第１のプルアップ回路
と、メモリ２のデータラインの所定のビットラインをプ
ルアップしてメモリに接続する第２のプルアップ回路
と、メモリライト信号ＲＳを前記メモリに供給するＮＯ
Ｒ回路４とを含み、メモリライト信号ＲＳがメモリに供
給される間、プルアップされたアドレスラインビットの
レベルに応じたアドレス信号が特定アドレスとなり、該
特定アドレスにプルアップされたデータラインビットの
レベルに応じたデータ値を書き込むことで特定アドレス
のデータを破壊する。この構成によって、ＣＰＵ３は、
特定アドレスの初期値データを破壊するプログラムが全
く不要で、しかも特定アドレスがプルアップだけで簡単
に指定できる。
ップメモリ２の特定アドレスを破壊する第２の手段は、
メモリ２のアドレスラインの所定のビットラインをプル
アップしてメモリ２に接続する第１のプルアップ回路
と、メモリ２のデータラインの所定のビットラインをプ
ルアップしてメモリに接続する第２のプルアップ回路
と、メモリライト信号ＲＳを前記メモリに供給するＮＯ
Ｒ回路４とを含み、メモリライト信号ＲＳがメモリに供
給される間、プルアップされたアドレスラインビットの
レベルに応じたアドレス信号が特定アドレスとなり、該
特定アドレスにプルアップされたデータラインビットの
レベルに応じたデータ値を書き込むことで特定アドレス
のデータを破壊する。この構成によって、ＣＰＵ３は、
特定アドレスの初期値データを破壊するプログラムが全
く不要で、しかも特定アドレスがプルアップだけで簡単
に指定できる。
【００１８】
【発明の効果】以上説明したように本発明は、システム
起動時にバックアップメモリの一つのアドレスのデータ
を照合するだけでバックアップの可否を判断し、バック
アップメモリの初期化ができるため、処理が簡単で短時
間で行えるという効果がある。
起動時にバックアップメモリの一つのアドレスのデータ
を照合するだけでバックアップの可否を判断し、バック
アップメモリの初期化ができるため、処理が簡単で短時
間で行えるという効果がある。
【００１９】また、パリティチェックのための手段が不
要になり、装置構成を簡略にできるという効果もある。
要になり、装置構成を簡略にできるという効果もある。
【図１】本発明の実施例の情報処理装置を示す回路図で
ある。
ある。
【図２】図１の情報処理装置のバックアップ電圧検出部
の動作特性を示し、（ａ）は特性図、（ｂ）は出力波形
図である。
の動作特性を示し、（ａ）は特性図、（ｂ）は出力波形
図である。
【図３】図１のシステム起動時のＣＰＵの動作フローチ
ャートである。
ャートである。
【図４】従来の情報処理装置を示すブロック図である。
【図５】図４の情報処理装置のＲＯＭとＲＡＭのメモリ
マップを示す説明図である。
マップを示す説明図である。
【図６】図４の情報処理装置の初期化ルーチンを示すフ
ローチャートである。
ローチャートである。
１ バックアップ電圧検出部 ２ バックアップＲＡＭ ３ ＣＰＵ
Claims (3)
- 【請求項１】 バックアップ電源によって電源バックア
ップされるメモリを使用する情報処理装置おいて、 電源投入時、前記バックアップ電源のバックアップ電圧
が前記メモリのデータ保持電圧以下の時にメモリライト
信号を発生する第１の手段と、前記メモリライト信号に
よって前記メモリの特定アドレスのデータを破壊する第
２の手段と、システム起動時、前記特定アドレスのデー
タを照合し、初期値が破壊されていない場合はバックア
ップ可とみなして通常の処理を実行し、破壊されている
場合はバックアップ不可とみなして前記メモリを初期化
し、さらに前記特定アドレスに初期値を書き込む制御手
段とを備えていることを特徴とするメモリの初期化が可
能な情報処理装置。 - 【請求項２】 前記第１の手段は、前記データ保持電圧
を発生する電圧発生手段と、前記データ保持電圧と前記
バックアップ電圧とを比較し、その結果を前記メモリラ
イト信号として出力する比較手段とを有する請求項１に
記載されたメモリの初期化が可能な情報処理装置。 - 【請求項３】 前記第２の手段は、前記メモリのアドレ
スラインの所定のビットラインをプルアップして前記メ
モリに接続する第１のプルアップ回路と、前記メモリの
データラインの所定のビットラインをプルアップして前
記メモリに接続する第２のプルアップ回路と、前記メモ
リライト信号を前記メモリに供給する手段とを含み、前
記メモリライト信号が前記メモリに供給される間、前記
アドレスラインのプルアップされたラインのレベルに応
じたアドレス信号が前記特定アドレスとなり、該特定ア
ドレスに前記データラインのプルアップされたラインの
レベルに応じたデータ値を書き込むことで前記特定アド
レスのデータを破壊することを特徴とする請求項１に記
載されたメモリの初期化が可能な情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7051042A JPH08249243A (ja) | 1995-03-10 | 1995-03-10 | メモリの初期化が可能な情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7051042A JPH08249243A (ja) | 1995-03-10 | 1995-03-10 | メモリの初期化が可能な情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08249243A true JPH08249243A (ja) | 1996-09-27 |
Family
ID=12875751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7051042A Pending JPH08249243A (ja) | 1995-03-10 | 1995-03-10 | メモリの初期化が可能な情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08249243A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013544413A (ja) * | 2010-11-29 | 2013-12-12 | トムソン ライセンシング | コールドブートとウォームブートとを区別する方法およびデバイス |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5547546A (en) * | 1978-09-29 | 1980-04-04 | Oki Electric Ind Co Ltd | Microcomputer circuit |
| JPS6182256A (ja) * | 1984-09-29 | 1986-04-25 | Toshiba Corp | バツテリ−バツクアツプ形記憶装置 |
| JPS6458035A (en) * | 1987-08-28 | 1989-03-06 | Nippon Signal Co Ltd | Checking method for stored contents of memory |
-
1995
- 1995-03-10 JP JP7051042A patent/JPH08249243A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5547546A (en) * | 1978-09-29 | 1980-04-04 | Oki Electric Ind Co Ltd | Microcomputer circuit |
| JPS6182256A (ja) * | 1984-09-29 | 1986-04-25 | Toshiba Corp | バツテリ−バツクアツプ形記憶装置 |
| JPS6458035A (en) * | 1987-08-28 | 1989-03-06 | Nippon Signal Co Ltd | Checking method for stored contents of memory |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013544413A (ja) * | 2010-11-29 | 2013-12-12 | トムソン ライセンシング | コールドブートとウォームブートとを区別する方法およびデバイス |
| US9207950B2 (en) | 2010-11-29 | 2015-12-08 | Thomson Licensing | Method and device for distinguishing between cold boot and warm boot and setting a data to make it fail to determine the boot type as warm boot |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970819 |