JPH086865A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 フラッシュメモリへのデータ書き込み中にお
いて瞬時停電等の影響を受けて書き込み不良が発生した
としてもフラッシュメモリの内容を読み出す際に、デー
タが正しく書き込まれているか否かを確認する。 【構成】 ＣＰＵ５は初期設定時においてＲＯＭ１から
ＲＡＭ３を介してＥＥＰＲＯＭ２にデータを１ブロック
づつ書き込むと共に、そのデータに対応付けて書き込み
開始／終了を示すスタートコード、エンドコードをＥＥ
ＰＲＯＭ２に書き込む。電源投入毎にＣＰＵ５はＥＥＰ
ＲＯＭ２の内容をＲＡＭ３にコピーするが、その際、ス
タートコードとエンドコードとに基づいてＥＥＰＲＯＭ
２内のデータの書き込み不良を検出する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、再書き込みが可能な
フラッシュメモリを備え、このフラッシュメモリに書き
込まれたデータ内容にしたがって動作する電子式キャッ
シュレジスタ等のデータ処理装置に関する。

【０００２】

【従来の技術】一般に、フラッシュメモリは予め決めら
れている書き込み可能回数の範囲内において任意に再書
き込みができるＥＰＲＯＭやＥＥＰＲＯＭによって構成
されており、紫外線や電気的にデータを消去することに
より再書き込みを行うようにしている。ところで、ＥＥ
ＰＲＯＭ内蔵型のデータ処理装置において、ＥＥＰＲＯ
Ｍ内にプログラムファイルやシステムプリセットデータ
を初期設定する場合、製品出荷時にリードオンリメモリ
から各種のアプリケーションプログラムや通信速度等を
示すシステムプリセットデータを所定単位毎に読み出し
てＥＥＰＲＯＭに書き込むようにしている。このように
してＥＥＰＲＯＭ内にリードオンリメモリの内容をコピ
ーした初期設定後において、データ処理装置はＥＥＰＲ
ＯＭの内容にしたがって動作するが、その動作内容を一
部変更する必要が生じた場合にはＥＥＰＲＯＭの内容を
それに応じて修正するようにしている。

【０００３】

【発明が解決しようとする課題】ところで、ＥＥＰＲＯ
Ｍに対する初期設定時やその設定内容の修正時におい
て、ＥＥＰＲＯＭへのデータ書き込み中に停電が一時的
にでも発生すると、書き込み不良となってＥＥＰＲＯＭ
内のデータが破壊されてしまうおそれがあり、データ処
理装置の誤動作の原因となるという重大な欠点があっ
た。このようなことはノイズの発生時でも同様であっ
た。この発明の課題は、フラッシュメモリへのデータ書
き込み中において瞬時停電等の影響を受けて書き込み不
良が発生したとしてもフラッシュメモリの内容を読み出
す際に、データが正しく書き込まれているか否かを確認
できるようにすることである。

【０００４】

【課題を解決するための手段】第１の発明（請求項
（１）記載の発明）の手段は次の通りである。再書き込
みが可能なフラッシュメモリ（例えばＥＥＰＲＯＭ）を
備え、このフラッシュメモリに書き込まれたデータ内容
にしたがって動作する電子式キャッシュレジスタ等のデ
ータ処理装置において、 （１）、書込手段は所定単位毎にデータ（例えば、アプ
リケーションプログラムファイルやシステムプリセット
データ）をフラッシュメモリに書き込む。 （２）、付加手段はこの書込手段によってフラッシュメ
モリにデータが書き込まれる毎に、そのデータに対応付
けて書き込み開始／終了を示す識別子をフラッシュメモ
リに付加する。この場合、フラッシュメモリにデータが
所定単位毎に書き込まれる毎に、そのデータの先頭位置
および終了位置に同一数値を書き込み開始／終了を示す
識別子として付加するようにしてもよい。 （３）、読出手段はフラッシュメモリからデータを所定
単位毎に読み出す。 （４）、検出手段はこの読出手段によってデータが読み
出される毎に、それに対応する書き込み開始／終了を示
す識別子が所定の条件に合致するか否かに基づいて当該
データの書き込み不良を検出する。なお、前記検出手段
によってデータの書き込み不良が検出された際に、前記
書込手段はフラッシュメモリに対してデータの再書き込
みを行うようにしてもよい。また、フラッシュメモリに
書き込まれたデータが修正された際に、前記付加手段は
その修正データに対応付けて書き込み開始／終了を示す
識別子をフラッシュメモリに付加するようにしてもよ
い。第２の発明（請求項（４）記載の発明）の手段は次
の通りである。再書き込みが可能なフラッシュメモリを
備え、リードオンリメモリの内容をフラッシュメモリに
書き込むと共に、このフラッシュメモリの内容をランダ
ムアクセスメモリに書き込み、このランダムアクセスメ
モリに書き込まれたデータ内容にしたがって動作するデ
ータ処理装置において、 （１）、第１の書込手段はリードオンリメモリから読み
出されたデータを所定単位毎にフラッシュメモリに書き
込む。 （２）、付加手段はこの第１の書込手段によってフラッ
シュメモリにデータが書き込まれる毎に、そのデータに
対応付けて書き込み開始／終了を示す識別子をフラッシ
ュメモリに付加する。 （３）、読出手段はフラッシュメモリからデータを所定
単位毎に読み出す。 （４）、第２の書込手段はこの読出手段によってフラッ
シュメモリから読み出されたデータをランダムアクセス
メモリに書き込む。 （５）、検出手段は前記読出手段によってフラッシュメ
モリからデータが読み出される毎に、それに対応する書
き込み開始／終了を示す識別子が所定の条件に合致する
か否かに基づいて当該データの書き込み不良を検出す
る。

【０００５】

【作用】第１の発明の手段の作用は次の通りである。フ
ラッシュメモリへのデータ書き込み時においては、所定
単位毎にデータがフラッシュメモリに書き込まれると共
に、データがフラッシュメモリに書き込まれる毎に、そ
のデータに対応付けて書き込み開始／終了を示す識別子
が付加される。フラッシュメモリからのデータ読み出し
時においては、所定単位毎にデータが読み出される毎
に、それに対応する識別子に基づいて当該データの書き
込み不良が検出される。第２の発明の手段の作用は次の
通りである。リードオンリメモリからフラッシュメモリ
へのデータ書き込み時においては、リードオンリメモリ
に初期設定されているデータをフラッシュメモリに所定
単位毎に書き込むと共に、データがフラッシュメモリに
書き込まれる毎に、そのデータに対応付けて書き込み開
始／終了を示す識別子が付加される。フラッシュメモリ
からランダムアクセスメモリへのデータ書き込み時にお
いては、フラッシュメモリからデータが所定単位毎に読
み出される毎に、それに対応する識別子に基づいて当該
データ（フラッシュメモリ内のデータ）の書き込み不良
が検出される。したがって、フラッシュメモリへのデー
タ書き込み中において瞬時停電等の影響を受けて書き込
み不良が発生したとしてもフラッシュメモリの内容を読
み出す際に、データが正しく書き込まれているか否かを
確認することができる。

【０００６】

【実施例】以下、図１〜図６を参照して一実施例を説明
する。図１はＥＥＰＲＯＭ内蔵型のデータ処理装置を示
したブロック図である。このデータ処理装置はＰＯＳ
（ポイント・オブ・セールス）システムを構成するＰＯ
Ｓターミナルとしての電子式キャッシュレジスタ（ＥＣ
Ｒ）で、その内部メモリとしてＲＯＭ１、ＥＥＰＲＯＭ
２、ＲＡＭ３を有する構成となっている。ＲＯＭ１は予
め設定されている各種のプログラムファイル（オペレー
ティングシステム等の基本プログラムの他、アプリケー
ションプログラム）や通信速度等を示すプリセットデー
タを固定的に記憶するリードオンリメモリで、その内容
は製品出荷時において、メイン電源投入後、ＭＡＣ（メ
モリオールクリア）スイッチ４が操作されると、ＥＥＰ
ＲＯＭ２にコピーされる。ここで、ＲＯＭ１からＥＥＰ
ＲＯＭ２にコピーされるプログラムファイルはアプリケ
ーションプログラムであり、オペレーティングシステム
等の基本プログラムはＥＥＰＲＯＭ２にコピーされず、
ＣＰＵ５はＲＯＭ１をアクセスして入出力動作等をＲＯ
Ｍ１内の基本プログラムにしたがって制御する。

【０００７】ＥＥＰＲＯＭ２は予め決められた書き込み
可能回数の範囲内において任意に再書き込み可能なフラ
ッシュメモリで、その設定内容は必要に応じて修正され
る。このＥＥＰＲＯＭ２の内容はメイン電源投入時にＲ
ＡＭ３にコピーされる。このＲＡＭ３は任意にリード／
ライドが可能なランダムアクセスメモリで、その設定内
容にしたがってＣＰＵ５は売上データの登録処理や通信
処理等を実行する。このようにＥＥＰＲＯＭ２の内容を
メイン電源投入毎にＲＡＭ３にコピーするようにしたの
は、本実施例において、１ビットづつシリアルにデータ
をＥＥＰＲＯＭ２から読み出すようにしたためであり、
処理効率の向上を図る上で電源投入時にＥＥＰＲＯＭ２
の内容を一括してＲＡＭ３にコピーするようにしてい
る。

【０００８】ＣＰＵ５はＲＯＭ１やＲＡＭ３をアクセス
してデータ処理装置の全体動作を制御する中央演算処理
装置であり、キー入力部６から入力された売上データを
表示部７から表示出力させたり、ＲＡＭ３内の各種合計
器に登録し、また、ＲＡＭ３内に登録された売上データ
を通信制御部８を介してマスタＥＣＲ等に送信する。

【０００９】図２はＲＯＭ１、ＥＥＰＲＯＭ２、ＲＡＭ
３のメモリ内容を示したもので、ＲＯＭ１はオペレーテ
ィングシステム、アプリケーションプログラム等のプロ
グラムファイルの他、通信速度、通信データのブロック
長等を示すシステムプリセットデータを固定的に記憶す
るもので、その内容は基本プログラムを除き、ＥＥＰＲ
ＯＭ２にコピーされる。ＥＥＰＲＯＭ２はＲＯＭ１から
コピーされたアプリケーションプログラムやシステムプ
リセットデータを記憶するもので、その内容はＲＡＭ３
内のシステムエリアにコピーされる。ＲＡＭ３はユーザ
ーエリア、システムエリアを有する構成で、ユーザーエ
リアには各種合計器やワークメモリを有し、システムエ
リアにはＲＡＭ３からコピーされたアプリケーションプ
ログラムやシステムプリセットデータを記憶する領域
と、チェックNoカウンタ３−１を有する構成となってい
る。このチェックNoカウンタ３−１はＲＯＭ１からＲＡ
Ｍ３を介してＥＥＰＲＯＭ２へデータが所定単位毎に書
き込まれる毎に、その値がプラス「１」づつ更新される
カウンタで、ＥＥＰＲＯＭ２に書き込まれたデータの先
頭位置と終了位置にそのカウンタ値が書き込まれる。つ
まり、このチェックNoカウンタ３−１の値はデータの書
き込み開始／終了を示す識別子で、図２（Ｄ）に示すよ
うにＥＥＰＲＯＭ２内にデータが書き込まれる毎に同一
カウンタ値がデータ書き込みの開始／終了を示す識別子
としてＥＥＰＲＯＭ２内に付加される。したがって、Ｅ
ＥＰＲＯＭ２内に書き込まれた各データはチェックNoカ
ウンタ３−１の値によって挾まれた状態で格納される。
以下、データの書き込み開始位置に付された識別子をス
タートコード「Ｓ」、書き込み終了位置に付された識別
子をエンドコード「Ｅ」と称する。

【００１０】次に、本実施例の動作を図３〜図６に示す
フローチャートにしたがって説明する。図３はメイン電
源投入に伴って実行開始される全体動作の概要を示した
ゼネラルフローチャートである。先ず、メイン電源が投
入されると、ＣＰＵ５はＭＡＣスイッチ４が操作された
かをチェックする（ステップＡ１）。ここで、例えば、
製品出荷時や製品納入後の初期電源等投入時等におい
て、ＭＡＣスイッチ４が操作されると、ＣＰＵ５はＲＯ
Ｍ→ＲＡＭ→ＥＥＰＲＯＭ設定処理を行う（ステップＡ
２）。

【００１１】図４はこの設定処理を示したフローチャー
トで、この設定処理に入ると、ＣＰＵ５はＲＡＭ３内の
チェックNoカウンタ３−１に初期値「０」をセットして
チェックNoカウンタ３−１の内容をクリアすると共に
（ステップＢ１）、ＲＡＭ３内のシステムエリアおよび
ＥＥＰＲＯＭ２の内容を全て消去する（ステップＢ
２）。次にＲＯＭ１から１ブロック分のデータをリード
してＲＡＭ３のシステムエリアにコピーする。この場
合、オペレーティングシステム等の基本プログラムを除
くＲＯＭ１内の全データをＲＡＭ３内のシステムエリア
にコピーし終るまで（ステップＢ４）、次のブロックを
指定しながら（ステップＢ５）、１ブロックづつコピー
してゆく。

【００１２】このようにしてＲＯＭ１内のアプリケーシ
ョンプログラムやシステムプリセットデータをＲＡＭ３
内のシステムエリアに全てコピーし終ると、ＣＰＵ５は
ＲＡＭ３内のチェックNoカウンタ３−１に「１」を加算
してその値をインクリメントする（ステップＢ６）。そ
して、このチェックNoカウンタ３−１の値をＥＥＰＲＯ
Ｍ２内にスタートコードとしてセットしておく（ステッ
プＢ７）。その後、ＣＰＵ５はＲＡＭ３内のシステムエ
リアをアクセスし、その先頭１ブロック分のデータをリ
ードしてＥＥＰＲＯＭ２にコピーすると共に（ステップ
Ｂ８）、このデータの末尾にチェックNoカウンタ３−１
の値をエンドコードとしてＥＥＰＲＯＭ２にセットする
（ステップＢ９）。これによってＲＡＭ３にコピーされ
た先頭ブロックのデータはスタートコード「１」、エン
ドコード「１」によって挾まれた状態となる。そして、
ＲＡＭ３内のシステムエリアの内容を全てＥＥＰＲＯＭ
２にコピーし終るまで（ステップＢ１０）、次ブロック
を指定しながら（ステップＢ１１）、チェックNoカウン
タ３−１の値をインクリメントしてゆき（ステップＢ
６）、以下、ステップＢ７〜Ｂ９の動作を繰り返す。こ
れによって、ＥＥＰＲＯＭ２内には１ブロック毎にスタ
ートコード、エンドコードで挾まれたデータが書き込ま
れてゆく。この場合、１ブロック目のスタートコード、
エンドコードはそれぞれ「１」、２ブロック目のスター
トコード、エンドコードはそれぞれ「２」、３ブロック
目のスタートコード、エンドコードはそれぞれ「３」…
…となる。つまり、ブロック順にスタートコード、エン
ドコードはシークェンシャルの数値データ「１」、
「２」、「３」……となるが、同一ブロックについては
同じ数値データとなる。

【００１３】このようなＲＯＭ→ＲＡＭ→ＥＥＰＲＯＭ
設定処理が終ると、図３のステップＡ３に進み、システ
ム設定フラグをＥＥＰＲＯＭ２にセットする。なお、こ
のシステム設定フラグはＲＯＭ→ＲＡＭ→ＥＥＰＲＯＭ
設定処理が終ったことを示すフラグである。その後、通
常のＭＡＣ処理に移る（ステップＡ４）。このように製
品出荷時や製品納入後の初期電源投入時において、ＭＡ
Ｃスイッチ４が操作されると、ステップＡ２〜Ａ４の処
理が実行されるが、ＭＡＣスイッチ４の操作は上述の場
合に限らず、必要に応じて適宜操作されるが、この場合
においても上述のステップＡ２〜Ａ４が実行されること
は勿論である。

【００１４】次に、一日の営業始め等において、メイン
電源の投入時にはＭＡＣスイッチ４は操作されないの
で、ステップＡ５に進み、ＥＥＰＲＯＭ２内にシステム
設定フラグがセットされているか否かをチェックする。
ここで、ＭＡＣスイッチ４の操作後においては上述のよ
うにシステム設定フラグがセットされているので、ステ
ップＡ７に進み、ＥＥＰＲＯＭ→ＲＡＭ設定処理が行わ
れる。一方、ＥＥＰＲＯＭ２内にシステム設定フラグが
セットされていなければ、ＭＡＣスイッチ４が操作され
なくても上述と同様にＲＯＭ→ＲＡＭ→ＥＥＰＲＯＭ設
定処理（ステップＡ６）を行ったのち、ＥＥＰＲＯＭ２
にシステム設定フラグをセットする処理（ステップＡ
８）が行われる。

【００１５】図５はＥＥＰＲＯＭ→ＲＡＭ設定処理を示
したフローチャートである。先ず、ＥＥＰＲＯＭ２の先
頭から１ビットづつシリアルに読み出されたデータを取
り込むことにより１ブロック分のデータが揃うと（ステ
ップＣ１）、ＣＰＵ５はそのスタートコードとエンドコ
ードとを比較し（ステップＣ２）、両者が一致するか否
かをチェックする（ステップＣ３）。ここで、スタート
コードとエンドコードとが同一数値であれば、上述した
ＲＯＭ→ＲＡＭ→ＥＥＰＲＯＭ設定処理において、ＥＥ
ＰＲＯＭ２にデータが正常に書き込まれたものと認識す
るが、同一数値でなければ、瞬時停電等の影響を受けて
書き込み不良を起したものと認識する。つまり、ＥＥＰ
ＲＯＭ２へのデータ書き込み中において、停電が発生し
て書き込み不良が起きると、そのデータを挾むスタート
コードとエンドコードとが一致しなくなるので、このス
タートコードとエンドコードとの整合をチェックするこ
とによってＥＥＰＲＯＭ２へのデータ書き込み中に停電
等が発生して書き込み不良が起きたか否かを認識するよ
うにしている。

【００１６】いま、書き込みが正常に行われたことを認
識すると、ＣＰＵ５はＥＥＰＲＯＭ２から読み出した１
ブロック分のデータをＲＡＭ３のシステムエリアに書き
込む（ステップＣ４）。そして、次のステップＣ５で、
ＥＥＰＲＯＭ２内の全データをＲＡＭ３にコピーしたか
否かをチェックし、全データをコピーし終るまで次のブ
ロックを指定し（ステップＣ６）、指定ブロックのデー
タをＥＥＰＲＯＭ２から読み込む処理に戻る（ステップ
Ｃ１）。このようにして１ブロックづつＥＥＰＲＯＭ２
内のデータが正常に書き込まれたものであるか否かをそ
のスタートコードとエンドコードとを比較することによ
ってチェックしてゆき、全ブロック分のデータが正常で
あれば、ＥＥＰＲＯＭ２の内容を全てＲＡＭ３のシステ
ムエリアにコピーした時点で、このＥＥＰＲＯＭ→ＲＡ
Ｍ設定処理は終了する。

【００１７】一方、ＥＥＰＲＯＭ２からＲＡＭ３へ１ブ
ロックづつデータを書き込む過程において、１ブロック
でもそのスタートコードとエンドコードとが一致せず、
書き込み不良が検出されると、上述したＲＯＭ→ＲＡＭ
→ＥＥＰＲＯＭ設定処理が再び行われる（ステップＣ
７）。この場合、ＥＥＰＲＯＭ２の内容が製品出荷時の
初期システム設定状態に戻ったことをブザーや警報ラン
プの点滅表示によって報知する（ステップＣ８）。つま
り、ＥＥＰＲＯＭ２の内容は任意に修正可能であり、Ｅ
ＥＰＲＯＭ２の内容を修正したのちにおいて、ＥＥＰＲ
ＯＭ２内にＲＯＭ１の内容を強制的に設定して出荷時の
初期状態に戻されるためその旨を報知するようにしてい
る。

【００１８】このようなＥＥＰＲＯＭ→ＲＡＭ設定処理
が終ると、図２のステップＡ９に進み、入力待ち状態と
なる。いま、通常のキー操作手順にしたがってあるファ
ンクションキーが操作されたものとすると、次のステッ
プＡ１０ではＥＥＰＲＯＭ２に対する修正指令が入力さ
れたか否かを調べ、その他の入力指令であれば、それに
応じてＲＡＭ３内のシステムエリアをアクセスして通常
処理（売上データの登録処理や通信処理等）を実行する
（ステップＡ１２）。一方、ＥＥＰＲＯＭ２に対する修
正指令が入力されたものとすると、ステップＡ１１に進
み、ＥＥＰＲＯＭ修正処理に移る。

【００１９】図６はこのＥＥＰＲＯＭ修正処理を示した
フローチャートである。先ず、ＣＰＵ５はＥＥＰＲＯＭ
２の内容を全て消去すると共に（ステップＤ１）、ＲＡ
Ｍ３内のチェックNoカウンタ３−１に「０」をセットす
る（ステップＤ２）。このようなイニシャライズ処理が
終ると、入力された修正データに基づいてＲＡＭ３内の
システムエリアの内容を修正する（ステップＤ３）。こ
の場合、ＲＡＭ３内のシステムエリアの内容を一部修正
する場合には、修正部分のデータのみを入力してその内
容を修正データに書き替える。そして、修正終了が指示
されるまで（ステップＤ４）、ＲＡＭ３の内容を修正す
る処理が行われる（ステップＤ３）。このようにしてＲ
ＡＭ３の内容を修正すると、ＣＰＵ５はチェックNoカウ
ンタ３−１の値をインクリメントし（ステップＤ５）、
この値をＥＥＰＲＯＭ２内にスタートコードしてセット
する（ステップＤ６）。そして、ＲＡＭ３内のシステム
エリアの先頭から１ブロック分のデータをリードしてＥ
ＥＰＲＯＭ２にコピーすると共に（ステップＤ７）、チ
ェックNoカウンタ３−１の値をＥＥＰＲＯＭ２内にエン
ドコードとしてセットする（ステップＤ８）。このよう
な処理ステップＤ５〜Ｄ８は全データをコピーし終るま
で（ステップＤ９）、次ブロックを指定しながら（ステ
ップＤ１０）、１ブロックづつ繰り返される。これによ
ってＥＥＰＲＯＭ２内に初期設定された内容が任意に修
正される。

【００２０】そして、図２のステップＡ１３に進み、Ｅ
ＥＰＲＯＭ２にシステム設定フラグがセットされる。こ
のため、次の電源投入時には修正された後のＥＥＰＲＯ
Ｍ２の内容がＲＡＭ３にコピーされるため（ステップＡ
７）、ＣＰＵ５は修正後の内容にしたがって通常処理を
行う（ステップＡ１２）。このようにＲＯＭ１の他にＥ
ＥＰＲＯＭ２が内蔵されているので、製品出荷時に初期
設定された処理内容を後で任意に変更することができ
る。

【００２１】以上のように本実施例においては、ＲＯＭ
→ＲＡＭ→ＥＥＰＲＯＭ設定処理およびＥＥＰＲＯＭ修
正処理において、ＥＥＰＲＯＭ２へデータを１ブロック
づつ書き込む際に、スタートコードとエンドコードとで
データを挾んでＥＥＰＲＯＭ２に書き込んでおき、その
後、ＥＥＰＲＯＭ→ＲＡＭ設定処理において、ＥＥＰＲ
ＯＭ２からデータを読み出す際に、１ブロック毎にスタ
ートコードとエンドコードとが一致するか否かをチェッ
クすることによってＥＥＰＲＯＭ２内のデータの書き込
み不良を検出するようにしたから、ＥＥＰＲＯＭ２への
書き込み中に停電等の異常があったか否かをＥＥＰＲＯ
Ｍ２からデータを読み出す毎に確認することができる。

【００２２】この場合、書き込み不良が検出されると、
ＥＥＰＲＯＭ２の内容は製品出荷時の初期状態に戻され
る。つまり、ＥＥＰＲＯＭ２への書き込み中に停電等の
異常が発生したとしてもその後、ＥＥＰＲＯＭ２の内容
は少なくとも製品出荷時の初期状態に戻されるので、書
き込み不良に伴う誤動作を防止することができる。この
場合、ＥＥＰＲＯＭ２の内容が修正されていれば、再
度、その内容を修正すればよい。また、電源投入毎に、
ＥＥＰＲＯＭ２の内容をＲＡＭ３にコピーしたのちこの
ＲＡＭ３の内容にしたがって通常処理を行うようにした
から、１ビットづつシリアルにデータを読み出す方式の
ＥＥＰＲＯＭ２を処理毎に直接アクセスするよりも処理
効率を大幅に向上させることが可能となる。また、メモ
リバックアップ用の二次電池も不良となり、バックアッ
プ時間を気にする必要もなくなる。

【００２３】なお、上記実施例はＲＯＭ→ＲＡＭ→ＥＥ
ＰＲＯＭ設定処理において、チェックNoカウンタ３−１
の値を「０」に戻すようにしたが、必ずしもチェックNo
カウンタ３−１の内容をクリアする必要はない。また、
上記実施例はスタートコードとエンドコードとを同一の
チェックNoカウンタ３−１の値としたが、例えば、１ブ
ロック目のスタートコードを「１」、そのエンドコード
を「２」、次のブロックのスタートコードを「３」……
のようにシークェンシャル番号としてもよい。また、上
記実施例はフラッシュメモリとしてＥＥＰＲＯＭを内蔵
したが、ＥＰＲＯＭであってもよい。

【００２４】

【発明の効果】この発明によれば、フラッシュメモリへ
のデータ書き込み中において瞬時停電等の影響を受けて
書き込み不良が発生したとしてもフラッシュメモリの内
容を読み出す際に、データが正しく書き込まれているか
否かを確認することが可能となり、フラッシュメモリ内
のデータの信頼性を得ることが可能となる。

【図面の簡単な説明】

【図１】実施例に係るＰＯＳターミナルとしての電子式
キャッシュレジスタを示したブロック構成図。

【図２】ＲＯＭ１、ＥＥＰＲＯＭ２、ＲＡＭ３の内容を
説明するための図。

【図３】電源投入に伴って実行開始される全体動作の概
要を示したゼネラルフローチャート。

【図４】図３のステップＡ２、Ａ６（ＲＯＭ→ＲＡＭ→
ＥＥＰＲＯＭ設定処理）を説明するためのフローチャー
ト。

【図５】図３のステップＡ７（ＥＥＰＲＯＭ→ＲＡＭ設
定処理）を説明するためのフローチャート。

【図６】図３のステップＡ１１（ＥＥＰＲＯＭ修正処
理）を説明するためのフローチャート。

【符号の説明】

１ ＲＯＭ ２ ＥＥＰＲＯＭ ３ ＲＡＭ ３−１ チェックNoカウンタ ４ ＭＡＣスイッチ ５ ＣＰＵ

Claims (4)

【特許請求の範囲】
1. 【請求項１】再書き込みが可能なフラッシュメモリを備
   え、このフラッシュメモリに書き込まれたデータ内容に
   したがって動作するデータ処理装置において、 所定単位毎にデータをフラッシュメモリに書き込む書込
   手段と、 この書込手段によってフラッシュメモリにデータが書き
   込まれる毎に、そのデータに対応付けて書き込み開始／
   終了を示す識別子をフラッシュメモリに付加する付加手
   段と、 フラッシュメモリからデータを所定単位毎に読み出す読
   出手段と、 この読出手段によってデータが読み出される毎に、それ
   に対応する書き込み開始／終了を示す識別子が所定の条
   件に合致するか否かに基づいて当該データの書き込み不
   良を検出する検出手段と、 を具備したことを特徴とするデータ処理装置。
2. 【請求項２】前記検出手段によってデータの書き込み不
   良が検出された際に、前記書込手段はフラッシュメモリ
   に対してデータの再書き込みを行うようにしたことを特
   徴とする請求項（１）記載のデータ処理装置。
3. 【請求項３】フラッシュメモリに書き込まれたデータが
   修正された際に、前記付加手段はその修正データに対応
   付けて書き込み開始／終了を示す識別子をフラッシュメ
   モリに付加するようにしたことを特徴とする請求項
   （１）記載のデータ処理装置。
4. 【請求項４】再書き込みが可能なフラッシュメモリを備
   え、リードオンリメモリの内容をフラッシュメモリに書
   き込むと共に、このフラッシュメモリの内容をランダム
   アクセスメモリに書き込み、このランダムアクセスメモ
   リに書き込まれたデータ内容にしたがって動作するデー
   タ処理装置において、 リードオンリメモリから読み出されたデータを所定単位
   毎にフラッシュメモリに書き込む第１の書込手段と、 この第１の書込手段によってフラッシュメモリにデータ
   が書き込まれる毎に、そのデータに対応付けて書き込み
   開始／終了を示す識別子をフラッシュメモリに付加する
   付加手段と、 フラッシュメモリからデータを所定単位毎に読み出す読
   出手段と、 この読出手段によってフラッシュメモリから読み出され
   たデータをランダムアクセスメモリに書き込む第２の書
   込手段と、 前記読出手段によってフラッシュメモリからデータが読
   み出される毎に、それに対応する書き込み開始／終了を
   示す識別子が所定の条件に合致するか否かに基づいて当
   該データの書き込み不良を検出する検出手段と、 を具備したことを特徴とするデータ処理装置。