JPH08236750A - 端配列インプラント及び相互接続電極を有する平坦電荷結合デバイスの製造方法 - Google Patents
端配列インプラント及び相互接続電極を有する平坦電荷結合デバイスの製造方法Info
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- JPH08236750A JPH08236750A JP8007801A JP780196A JPH08236750A JP H08236750 A JPH08236750 A JP H08236750A JP 8007801 A JP8007801 A JP 8007801A JP 780196 A JP780196 A JP 780196A JP H08236750 A JPH08236750 A JP H08236750A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66954—Charge transfer devices with an insulated gate
-
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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- H01L29/1062—Channel region of field-effect devices of charge coupled devices
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- H01L29/76875—Two-Phase CCD
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Abstract
(57)【要約】
【課題】 ２相ＣＣＤデバイスの改善された製造方法及
び減少されたデバイス幾何形状と同様にゲート電極構造
を介する改善された光学的透過性を提供する。 【解決手段】 完全に自己配列し、平坦な、２相電荷結
合デバイスは最初に半導体基板上に均一な絶縁層を形成
し；基板内に第二の導電性型のトイオンをインプラン
し、それから絶縁層上に第一の導電性層の近接して離間
された細片をパターン化し、該第一の細片間の領域内に
第二の導電性型のイオンを更にインプラントし、第一の
導電性細片から電気的に隔離された第二の導電性層を均
一に堆積し、近接して離間された共平面の交互の第一及
び第二の電気的に隔離された導電性細片を形成するため
に第一の導電性細片の領域上に配置された第二の導電性
層のそれらの部分を均一に平坦化して全体的に除去し、
導電性金属を堆積し酸化する平坦化プロセスにより交互
の細片の対を電気的に接続する各段階からなる。
び減少されたデバイス幾何形状と同様にゲート電極構造
を介する改善された光学的透過性を提供する。 【解決手段】 完全に自己配列し、平坦な、２相電荷結
合デバイスは最初に半導体基板上に均一な絶縁層を形成
し；基板内に第二の導電性型のトイオンをインプラン
し、それから絶縁層上に第一の導電性層の近接して離間
された細片をパターン化し、該第一の細片間の領域内に
第二の導電性型のイオンを更にインプラントし、第一の
導電性細片から電気的に隔離された第二の導電性層を均
一に堆積し、近接して離間された共平面の交互の第一及
び第二の電気的に隔離された導電性細片を形成するため
に第一の導電性細片の領域上に配置された第二の導電性
層のそれらの部分を均一に平坦化して全体的に除去し、
導電性金属を堆積し酸化する平坦化プロセスにより交互
の細片の対を電気的に接続する各段階からなる。
Description
【０００１】関連する出願の相互参照 本出願と同時に出願されたＨａｗｋｉｎｓ 等による米
国特許出願第３７６９９４号「Ｍｅｔｈｏｄ ｏｆ Ｍ
ａｋｉｎｇ ａ Ｃｏｎｆｉｎｅｄ Ｐｌａｎａｒ Ｃ
ｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ ｗｉｔｈ
Ｅｄｇｅ Ａｌｉｇｎｅｄ Ｉｍｐｌａｎｔｓ ａｎ
ｄ Ｉｎｔｅｒｃｏｎｎｅｃｔｅｄ Ｅｌｅｃｔｒｏｄ
ｅｓ」を参照し、その開示をここに参考として引用す
る。
国特許出願第３７６９９４号「Ｍｅｔｈｏｄ ｏｆ Ｍ
ａｋｉｎｇ ａ Ｃｏｎｆｉｎｅｄ Ｐｌａｎａｒ Ｃ
ｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ ｗｉｔｈ
Ｅｄｇｅ Ａｌｉｇｎｅｄ Ｉｍｐｌａｎｔｓ ａｎ
ｄ Ｉｎｔｅｒｃｏｎｎｅｃｔｅｄ Ｅｌｅｃｔｒｏｄ
ｅｓ」を参照し、その開示をここに参考として引用す
る。
【０００２】
【発明の属する技術分野】本発明はイオンインプラント
及びゲート電極が自己配列（ｓｅｌｆ−ａｌｉｇｎ）さ
れる２相電荷結合デバイスの製造方法に関する。
及びゲート電極が自己配列（ｓｅｌｆ−ａｌｉｇｎ）さ
れる２相電荷結合デバイスの製造方法に関する。
【０００３】
【従来の技術】電荷結合素子（以下でＣＣＤと称する）
は半導体基板内で電荷を搬送するシフトレジスタとして
広く受け入れられているものである。隣接しているが半
導体基板から及び相互に電導的に分離された一連の側方
に離間されたゲート電極は半導体基板内の離散的な移動
段階で少数キャリアを搬送するものとして信頼されてい
る。各電荷移動段階はゲート電極の適切な電位でのバイ
アスにより達成され、それにより電荷は半導体基板内の
ある電荷格納領域から次の隣接する電荷格納領域へと誘
導される。
は半導体基板内で電荷を搬送するシフトレジスタとして
広く受け入れられているものである。隣接しているが半
導体基板から及び相互に電導的に分離された一連の側方
に離間されたゲート電極は半導体基板内の離散的な移動
段階で少数キャリアを搬送するものとして信頼されてい
る。各電荷移動段階はゲート電極の適切な電位でのバイ
アスにより達成され、それにより電荷は半導体基板内の
ある電荷格納領域から次の隣接する電荷格納領域へと誘
導される。
【０００４】電荷移動はデバイス動作で用いられる多
数、典型的には千の電荷移動により完遂される（高い電
荷搬送効率）ことは重要である。可能な限りの光が光感
度が必要な領域で電極を貫通することがフルフレームデ
バイスのようなある種のデバイスに対してまた望まし
い。Ｋａｈｎｇ等による米国特許第３７００９３２号に
記載されるような３相ＣＣＤはその中で作るのに最も簡
単なものである。基板内の電位ウエルは各電極下で均一
であり、対応する電極に印加される電位により制御され
うる。３相ＣＣＤの電荷移動効率は高い。何故ならば当
業者によく知られているように２つの電極が電荷移動に
対してバイアスされるときに半導体基板内の電位はある
電極の下の領域内のそれの値から隣接する電極の下のそ
れへと単調に変化するからである。３相ＣＣＤは構造が
簡単である一方で電荷搬送に要求される３相クロッキン
グは欠点とみなされ、この技術分野では２相クロックに
より駆動されうるＣＣＤを作ることをめざしてきてお
り、この場合にはＣＣＤは部分的バイアス電荷移動に対
する構造に変形されなければならない。Ｋａｈｎｇ等に
よる米国特許第３６５１３４９号に記載されているよう
な初期の２相ＣＣＤはこの変形を達成するために単一ゲ
ート電極の下に段のついた厚さの絶縁体に頼っており、
この段は絶縁体がより薄い半導体基板内ではより低い電
位深さの領域を形成し、絶縁体がより厚いところではよ
り大きな電位深さを形成する。このデバイスの電荷移動
効率は高いが絶縁層の不均一は製造に対して問題であ
り、異なる面にあるゲート電極の部分を要求し、これも
また製造を複雑にする。
数、典型的には千の電荷移動により完遂される（高い電
荷搬送効率）ことは重要である。可能な限りの光が光感
度が必要な領域で電極を貫通することがフルフレームデ
バイスのようなある種のデバイスに対してまた望まし
い。Ｋａｈｎｇ等による米国特許第３７００９３２号に
記載されるような３相ＣＣＤはその中で作るのに最も簡
単なものである。基板内の電位ウエルは各電極下で均一
であり、対応する電極に印加される電位により制御され
うる。３相ＣＣＤの電荷移動効率は高い。何故ならば当
業者によく知られているように２つの電極が電荷移動に
対してバイアスされるときに半導体基板内の電位はある
電極の下の領域内のそれの値から隣接する電極の下のそ
れへと単調に変化するからである。３相ＣＣＤは構造が
簡単である一方で電荷搬送に要求される３相クロッキン
グは欠点とみなされ、この技術分野では２相クロックに
より駆動されうるＣＣＤを作ることをめざしてきてお
り、この場合にはＣＣＤは部分的バイアス電荷移動に対
する構造に変形されなければならない。Ｋａｈｎｇ等に
よる米国特許第３６５１３４９号に記載されているよう
な初期の２相ＣＣＤはこの変形を達成するために単一ゲ
ート電極の下に段のついた厚さの絶縁体に頼っており、
この段は絶縁体がより薄い半導体基板内ではより低い電
位深さの領域を形成し、絶縁体がより厚いところではよ
り大きな電位深さを形成する。このデバイスの電荷移動
効率は高いが絶縁層の不均一は製造に対して問題であ
り、異なる面にあるゲート電極の部分を要求し、これも
また製造を複雑にする。
【０００５】故にこの技術はｋｒａｍｂｅｃｋによる米
国特許第３７８９２６７号に示されるような電荷移動の
部分的なバイアスに対する半導体基板内の増加された不
純物ドーパント濃度の領域に頼るより簡単な絶縁層とゲ
ート電極構造を有する２相ＣＣＤに対する優先を示して
きた。そのようなＣＣＤは図１により示され、ここで第
一の導電性型の半導体基板３０１はそれぞれ相１及び相
２の電源に接続されたゲート電極３０５、３０７の中間
に入れられた組が配置される絶縁層３０３を支持する。
示されたように半導体基板内にイオンインプラントによ
り形成された領域３０９は半導体基板の周囲の部分より
異なる不純物ドーピングの正味のレベルを示す。この領
域は米国特許第３７８９２６７号による教示による第一
の導電性型又はその代わりにＴａｓｃｈ等による米国特
許第４０３５９０６号による教示の第二の導電性型であ
り得る。そのようなインプラントが半導体基板内でゆっ
くりとしか拡散しない砒素のような種類であることが好
ましい。何故ならばドーパントの熱拡散は電位「ウエ
ル」又は電位「障壁」を形成し、従来技術でよく知られ
ているように移動中の電荷を捕捉するからである。その
ようなインプラントが基板内の原子からエネルギーを有
するドーパントイオンの散乱によりドーパントの側方拡
散又は散在を減少するよう最も低い可能なエネルギーで
達成されることがまた好ましい。
国特許第３７８９２６７号に示されるような電荷移動の
部分的なバイアスに対する半導体基板内の増加された不
純物ドーパント濃度の領域に頼るより簡単な絶縁層とゲ
ート電極構造を有する２相ＣＣＤに対する優先を示して
きた。そのようなＣＣＤは図１により示され、ここで第
一の導電性型の半導体基板３０１はそれぞれ相１及び相
２の電源に接続されたゲート電極３０５、３０７の中間
に入れられた組が配置される絶縁層３０３を支持する。
示されたように半導体基板内にイオンインプラントによ
り形成された領域３０９は半導体基板の周囲の部分より
異なる不純物ドーピングの正味のレベルを示す。この領
域は米国特許第３７８９２６７号による教示による第一
の導電性型又はその代わりにＴａｓｃｈ等による米国特
許第４０３５９０６号による教示の第二の導電性型であ
り得る。そのようなインプラントが半導体基板内でゆっ
くりとしか拡散しない砒素のような種類であることが好
ましい。何故ならばドーパントの熱拡散は電位「ウエ
ル」又は電位「障壁」を形成し、従来技術でよく知られ
ているように移動中の電荷を捕捉するからである。その
ようなインプラントが基板内の原子からエネルギーを有
するドーパントイオンの散乱によりドーパントの側方拡
散又は散在を減少するよう最も低い可能なエネルギーで
達成されることがまた好ましい。
【０００６】米国特許第３７８９２６７号米国特許第４
０３５９０６号による教示による方法は低エネルギーイ
ンプラント、特に砒素のインプラントの使用を許容する
一方で、インプラントとゲートは識別できないベンチマ
ークにより相互に配置され、図１に典型的な誤り配列が
示されるように自己配列されていない。当業者は２相Ｃ
ＣＤをそのような不純物領域でゲートに対して自己配列
しないように構成することの困難に遭遇してきた。何故
ならばどちらかの方向の誤り配列は電位「ウエル」又は
電位「障壁」を形成し、従来技術でよく知られているよ
うに、例えばＢａｎｇｈａｒｔ等によるＣＯＭＰＥＬ−
Ｔｈｅ ＩｎｔｅｒｎａｔｉｏｎａｌＪｏｕｒｎａｌ
ｆｏｒ Ｃｏｍｐｕｔａｔｉｏｎ ａｎｄ Ｍａｔｈｅ
ｍａｔｉｃｓ ｉｎ Ｅｌｅｃｔｒｉｃａｌ ａｎｄ
Ｅｌｅｃｔｒｏｎｉｃ Ｅｎｇｉｎｅｅｒｉｎｇ、Ｖｏ
ｌ．１０，Ｎｏ．４，１９９１，ｐｐ２０５ー２１３に
開示されているようにそれは移動中の電荷を捕捉するか
らである。当業者が長い間実施してきたように第一の導
電性電極細片上の第二の導電性電極細片の重なりの領域
は電極構造を貫く光の量を減少し、透過した光の量の変
化に依存する処理を導入する。加えて上記の全ての方法
では一般に半導体プロセスで望ましくない電極の重なり
により実際に幾何学的問題が増える。
０３５９０６号による教示による方法は低エネルギーイ
ンプラント、特に砒素のインプラントの使用を許容する
一方で、インプラントとゲートは識別できないベンチマ
ークにより相互に配置され、図１に典型的な誤り配列が
示されるように自己配列されていない。当業者は２相Ｃ
ＣＤをそのような不純物領域でゲートに対して自己配列
しないように構成することの困難に遭遇してきた。何故
ならばどちらかの方向の誤り配列は電位「ウエル」又は
電位「障壁」を形成し、従来技術でよく知られているよ
うに、例えばＢａｎｇｈａｒｔ等によるＣＯＭＰＥＬ−
Ｔｈｅ ＩｎｔｅｒｎａｔｉｏｎａｌＪｏｕｒｎａｌ
ｆｏｒ Ｃｏｍｐｕｔａｔｉｏｎ ａｎｄ Ｍａｔｈｅ
ｍａｔｉｃｓ ｉｎ Ｅｌｅｃｔｒｉｃａｌ ａｎｄ
Ｅｌｅｃｔｒｏｎｉｃ Ｅｎｇｉｎｅｅｒｉｎｇ、Ｖｏ
ｌ．１０，Ｎｏ．４，１９９１，ｐｐ２０５ー２１３に
開示されているようにそれは移動中の電荷を捕捉するか
らである。当業者が長い間実施してきたように第一の導
電性電極細片上の第二の導電性電極細片の重なりの領域
は電極構造を貫く光の量を減少し、透過した光の量の変
化に依存する処理を導入する。加えて上記の全ての方法
では一般に半導体プロセスで望ましくない電極の重なり
により実際に幾何学的問題が増える。
【０００７】Ｆｒｙｅ等による米国特許第４０４７２１
５号、Ｎｉｃｈｏｌｓ等による米国特許第４９９２３９
２号、Ｈｙｎｅｃｅｋによる米国特許第４２２９７５２
号により教示されるような仮想（ｖｉｒｔｕａｌ）位相
はクロックされた電極の下でインプラントをバイアスす
る方向により半導体基板内の電位の自己配列を実質的に
達成するために用いられてきた。この技術では一組の実
体の電極は半導体基板の表面に近い重度にドープされた
領域により置き換えられる。このような仮想位相電極は
隣接する実体ゲート電極に自己配列される方式で、表面
電位を均一に固定又は止め、実体電極の下にインプラン
トをバイアスする方向の誤り配列の効果を打ち消すため
に用いられている。加えてインプラント及び電極の自己
配列を達成するためにこの技術はまた入射光の大部分が
半導体基板内に直接通過し、第二の導電性電極の不在が
デバイス幾何形状を改善することを許容する。しかしな
がら仮想位相ＣＣＤ内に移動されうる電荷の量は止めら
れた領域の電位をクロックすることが不可能であるため
に限定される。また米国特許第４２２９７５２号により
教示された方法はインプラントされたドーパントが絶縁
材料の外に拡散することを要求し、制御するのが困難な
方法であり、インプラントプロファイルの側方拡散を形
成し、それ自体が当業者に知られている効果は電荷移動
に対する「ウエル」及び「障壁」を形成する。そのよう
な絶縁材料の外側への拡散はＴａｓｃｈ等による米国特
許第４１６７０１７号により教示される２相ＣＣＤの製
造の同様な方法で必要とされる。
５号、Ｎｉｃｈｏｌｓ等による米国特許第４９９２３９
２号、Ｈｙｎｅｃｅｋによる米国特許第４２２９７５２
号により教示されるような仮想（ｖｉｒｔｕａｌ）位相
はクロックされた電極の下でインプラントをバイアスす
る方向により半導体基板内の電位の自己配列を実質的に
達成するために用いられてきた。この技術では一組の実
体の電極は半導体基板の表面に近い重度にドープされた
領域により置き換えられる。このような仮想位相電極は
隣接する実体ゲート電極に自己配列される方式で、表面
電位を均一に固定又は止め、実体電極の下にインプラン
トをバイアスする方向の誤り配列の効果を打ち消すため
に用いられている。加えてインプラント及び電極の自己
配列を達成するためにこの技術はまた入射光の大部分が
半導体基板内に直接通過し、第二の導電性電極の不在が
デバイス幾何形状を改善することを許容する。しかしな
がら仮想位相ＣＣＤ内に移動されうる電荷の量は止めら
れた領域の電位をクロックすることが不可能であるため
に限定される。また米国特許第４２２９７５２号により
教示された方法はインプラントされたドーパントが絶縁
材料の外に拡散することを要求し、制御するのが困難な
方法であり、インプラントプロファイルの側方拡散を形
成し、それ自体が当業者に知られている効果は電荷移動
に対する「ウエル」及び「障壁」を形成する。そのよう
な絶縁材料の外側への拡散はＴａｓｃｈ等による米国特
許第４１６７０１７号により教示される２相ＣＣＤの製
造の同様な方法で必要とされる。
【０００８】Ａｎｔｈｏｎｙ等による米国特許第３９２
７４６８号、Ｌｏｓｅｅ等による米国特許第４６１３４
０２号、Ｈａｗｋｉｎｓ等による米国特許第４７４６６
２２号はインプラントをバイアすする電荷移動方向が両
方が別々にクロックされうる相１及び相２電極に対して
完全に自己配列される自己配列された２相ＣＣＤを製造
する方法が開示される。教示されるインプラントは自己
配列されているが、これらの方法により製造されたＣＣ
Ｄは、ゲート電極を介する少なくとも一つの方向のバイ
アスインプラントをするこれらの方法での本質的な必要
性のために、ある程度のインプラントに誘起された電位
「ウエル」及び「障壁」を被る。このインプラント方法
は絶縁層のみを介する又は半導体基板内への直接のイン
プラントに比べてより高エネルギーインプラントを要
し、これは当業者によく知られており、半導体基板内に
インプラントの側方拡散又は散在をもたらし、このよう
な散在がこんどは電位「ウエル」及び「障壁」を含むこ
ともまたよく知られている。再び電極の重なりの領域は
電極構造を貫通する光の量を減少し、付加的な幾何形状
と同様に光透過の量の変動に依存するプロセスを導く。
７４６８号、Ｌｏｓｅｅ等による米国特許第４６１３４
０２号、Ｈａｗｋｉｎｓ等による米国特許第４７４６６
２２号はインプラントをバイアすする電荷移動方向が両
方が別々にクロックされうる相１及び相２電極に対して
完全に自己配列される自己配列された２相ＣＣＤを製造
する方法が開示される。教示されるインプラントは自己
配列されているが、これらの方法により製造されたＣＣ
Ｄは、ゲート電極を介する少なくとも一つの方向のバイ
アスインプラントをするこれらの方法での本質的な必要
性のために、ある程度のインプラントに誘起された電位
「ウエル」及び「障壁」を被る。このインプラント方法
は絶縁層のみを介する又は半導体基板内への直接のイン
プラントに比べてより高エネルギーインプラントを要
し、これは当業者によく知られており、半導体基板内に
インプラントの側方拡散又は散在をもたらし、このよう
な散在がこんどは電位「ウエル」及び「障壁」を含むこ
ともまたよく知られている。再び電極の重なりの領域は
電極構造を貫通する光の量を減少し、付加的な幾何形状
と同様に光透過の量の変動に依存するプロセスを導く。
【０００９】Ａｍｅｌｉｏ等による米国特許第３９１１
５６０号は自己配列２相ＣＣＤを製造する方法を教示
し、そこでは電荷移動方向バイアスインプラントは完全
に電極位相に自己配列され、その両方はクロックされ、
ゲート電極を介するために電荷移動方向バイアスインプ
ラントのインプラントを必要としない。故に原理的には
この方法はクロックされる全ての位相を可能にするのと
同様に電位「ウエル」及び「障壁」の発生を回避する。
インプラントは基板内に直接又は薄い誘電層のみを介し
て形成される故にインプラント種の側方拡散は限定さ
れ、砒素のようなゆっくりと拡散するドーパントが電位
「ウエル」及び「障壁」の発生を付加的に回避するよう
に用いられる。しかしながら米国特許第３９１１５６０
号により教示されるような単一ゲート電極を電気的に形
成するために２つの隣接するゲート電極を接続する製造
段階は煩雑であり、比較的大きな量の空間を必要とす
る。デバイスの得られた構造は光透過に対して導電性で
はなく、デバイスの幾何形状は大幅に増加する。その記
憶領域のみが自己配列された方法でインプラントされる
小さなデバイスを提供することは特に困難である。何故
ならば電極細片のより広い幅は第二の導電性電極細片の
重なり構造を設けるために最初に堆積されなければなら
ないからである。自己配列されたインプラントは好まし
くは第二の位相又はより小さな電極細片の下で生じ、故
に移動領域に関係する。
５６０号は自己配列２相ＣＣＤを製造する方法を教示
し、そこでは電荷移動方向バイアスインプラントは完全
に電極位相に自己配列され、その両方はクロックされ、
ゲート電極を介するために電荷移動方向バイアスインプ
ラントのインプラントを必要としない。故に原理的には
この方法はクロックされる全ての位相を可能にするのと
同様に電位「ウエル」及び「障壁」の発生を回避する。
インプラントは基板内に直接又は薄い誘電層のみを介し
て形成される故にインプラント種の側方拡散は限定さ
れ、砒素のようなゆっくりと拡散するドーパントが電位
「ウエル」及び「障壁」の発生を付加的に回避するよう
に用いられる。しかしながら米国特許第３９１１５６０
号により教示されるような単一ゲート電極を電気的に形
成するために２つの隣接するゲート電極を接続する製造
段階は煩雑であり、比較的大きな量の空間を必要とす
る。デバイスの得られた構造は光透過に対して導電性で
はなく、デバイスの幾何形状は大幅に増加する。その記
憶領域のみが自己配列された方法でインプラントされる
小さなデバイスを提供することは特に困難である。何故
ならば電極細片のより広い幅は第二の導電性電極細片の
重なり構造を設けるために最初に堆積されなければなら
ないからである。自己配列されたインプラントは好まし
くは第二の位相又はより小さな電極細片の下で生じ、故
に移動領域に関係する。
【００１０】
【発明が解決しようとする課題】本発明の目的は２相Ｃ
ＣＤデバイスの改善された製造方法を提供することにあ
る。本発明の更なる目的は減少されたデバイス幾何形状
と同様にゲート電極構造を介する改善された光学的透過
性を提供することにある。
ＣＤデバイスの改善された製造方法を提供することにあ
る。本発明の更なる目的は減少されたデバイス幾何形状
と同様にゲート電極構造を介する改善された光学的透過
性を提供することにある。
【００１１】
【課題を解決するための手段】これらの目的は （ａ） 半導体基板の表面の下の埋め込みチャンネル領
域を形成するために第一の導電性型の半導体基板内に第
二の導電性型の不純物イオンを均一にインプラントし； （ｂ） 近接して離間した第一の導電性細片の形で半導
体基板上の均一な絶縁層上に第一の導電性層をパターン
化し； （ｃ） 半導体基板内に第二の導電性型の更なる不純物
イオンを均一にインプラントし、インプラントは第一の
半導体細片により覆われた領域内でブロックされ； （ｄ） 露出された第一の導電性細片の上に絶縁領域を
設け； （ｅ） 第二の導電性層を均一に堆積し； （ｆ） 第二の導電性層が結果として少なくとも電気的
に隔離された第二の導電性細片内でパターン化される程
度にそれが第一の導電性細片と重なる領域から層を除去
するために全体的に堆積された第二の導電性層を均一に
平坦化し； （ｇ） ポリシリコン電極の交互の対を分離する絶縁領
域に溝をエッチングし、エッチングされた領域は各側で
第一及び第二の導電性細片の一部分と連続であり； （ｈ） 第一及び第二の導電性電極を形成するために導
電性細片の交互の対を電気的に接続するよう導電性材料
で該溝を満たす各段階からなり半導体基板内の第一の導
電性型の領域で、平坦な、自己配列２相電荷結合デバイ
スを製造する方法により達成される。
域を形成するために第一の導電性型の半導体基板内に第
二の導電性型の不純物イオンを均一にインプラントし； （ｂ） 近接して離間した第一の導電性細片の形で半導
体基板上の均一な絶縁層上に第一の導電性層をパターン
化し； （ｃ） 半導体基板内に第二の導電性型の更なる不純物
イオンを均一にインプラントし、インプラントは第一の
半導体細片により覆われた領域内でブロックされ； （ｄ） 露出された第一の導電性細片の上に絶縁領域を
設け； （ｅ） 第二の導電性層を均一に堆積し； （ｆ） 第二の導電性層が結果として少なくとも電気的
に隔離された第二の導電性細片内でパターン化される程
度にそれが第一の導電性細片と重なる領域から層を除去
するために全体的に堆積された第二の導電性層を均一に
平坦化し； （ｇ） ポリシリコン電極の交互の対を分離する絶縁領
域に溝をエッチングし、エッチングされた領域は各側で
第一及び第二の導電性細片の一部分と連続であり； （ｈ） 第一及び第二の導電性電極を形成するために導
電性細片の交互の対を電気的に接続するよう導電性材料
で該溝を満たす各段階からなり半導体基板内の第一の導
電性型の領域で、平坦な、自己配列２相電荷結合デバイ
スを製造する方法により達成される。
【００１２】本発明の方法はゲート電極層を介する不純
物イオンのインプラントの必要なしで電荷移動方向バイ
アスインプラントの端の自己配列を全てのゲート位相で
得る利点を有する。本発明により構成されたＣＣＤは誤
り配列及び電荷移動方向バイアスインプラントの側方拡
散により形成された実質的に減少された電荷移動「ウエ
ル」及び「障壁」を有するという関連した利点を有す
る。結果として増加された電荷移動効率を有するＣＣＤ
を製造する方法が提供される。本発明の方法は全てのゲ
ート電極のクロッキングをまた許容するという利点を有
する。
物イオンのインプラントの必要なしで電荷移動方向バイ
アスインプラントの端の自己配列を全てのゲート位相で
得る利点を有する。本発明により構成されたＣＣＤは誤
り配列及び電荷移動方向バイアスインプラントの側方拡
散により形成された実質的に減少された電荷移動「ウエ
ル」及び「障壁」を有するという関連した利点を有す
る。結果として増加された電荷移動効率を有するＣＣＤ
を製造する方法が提供される。本発明の方法は全てのゲ
ート電極のクロッキングをまた許容するという利点を有
する。
【００１３】本発明により構成されたＣＣＤは両方の位
相の移動及び記憶領域を有し、これらは同一であり、単
一のマスクレベルにより画成される故にＣＣＤの電荷容
量を減少させるために当業者によく知られているように
マスクからマスクへの配列公差によらない。本発明の特
徴は移動又は記憶電極のいずれも最初に堆積され、第一
の細片上の空間に対して対処するための第二の導電性電
極細片の重なり構造は存在しない。本発明により構成さ
れたＣＣＤは第一の導電性型の最初のインプラント以外
のインプラントに対する必要のない移動領域を有する。
また本発明の方法はどの導電性型の電荷移動方向バイア
スインプラントの使用も可能にする。
相の移動及び記憶領域を有し、これらは同一であり、単
一のマスクレベルにより画成される故にＣＣＤの電荷容
量を減少させるために当業者によく知られているように
マスクからマスクへの配列公差によらない。本発明の特
徴は移動又は記憶電極のいずれも最初に堆積され、第一
の細片上の空間に対して対処するための第二の導電性電
極細片の重なり構造は存在しない。本発明により構成さ
れたＣＣＤは第一の導電性型の最初のインプラント以外
のインプラントに対する必要のない移動領域を有する。
また本発明の方法はどの導電性型の電荷移動方向バイア
スインプラントの使用も可能にする。
【００１４】本発明の方法の他の利点はこのプロセスが
空間の使用が最小の側方に隣接するゲート電極と電気的
に接続する簡単で平坦な手段を提供することである。本
発明によるデバイスは増加された平坦さを示し、これは
一般に半導体デバイス製造で利点として知られている。
画像センサーの製造での利点として関連する特徴は本発
明の方法は基板内への光の増加された光学的透過性を提
供することである。
空間の使用が最小の側方に隣接するゲート電極と電気的
に接続する簡単で平坦な手段を提供することである。本
発明によるデバイスは増加された平坦さを示し、これは
一般に半導体デバイス製造で利点として知られている。
画像センサーの製造での利点として関連する特徴は本発
明の方法は基板内への光の増加された光学的透過性を提
供することである。
【００１５】本発明の方法は二相ＣＣＤの製造に特に適
切であるが他の型の構造のＣＣＤ製造に対しても電極及
びインプラントの自己配列と、三又は四相ＣＣＤの従来
技術でよく知られている電荷移動速度向上インプラント
のような低い側方拡散のインプラントからの利点を有す
るよう等しく適用可能である。
切であるが他の型の構造のＣＣＤ製造に対しても電極及
びインプラントの自己配列と、三又は四相ＣＣＤの従来
技術でよく知られている電荷移動速度向上インプラント
のような低い側方拡散のインプラントからの利点を有す
るよう等しく適用可能である。
【００１６】
【発明の実施の形態】他の利点は以下に図に基づいて好
ましい実施例を参照して詳細に説明する。以下の説明の
多くはポリシリコン電極を用いる二相ＣＣＤの構成に関
する。一方でこのデバイスに特に適切に本発明はインプ
ラントが電極又は電極のどのような部分を介するインプ
ラントの必要なしに導電性電極の下に形成され及び導電
性電極又は導電性電極の一部に対して自己配列されたイ
ンプラントが望ましいどのようなデバイスに対しても付
加的に応用可能である。「自己配列」という用語は２つ
の物理的な構造の正確な配列がマスクの正確な配列に依
存しないという意味で用いられている。本発明は一以上
のクロックされた位相下のインプラントされたドーパン
トの延在が単一マスクで画成され、マスク間の配列によ
らないどのような状況でも有用である。ポリシリコンと
いう用語はポリシリコンから形成された導電性電極材料
を意味し、これは燐、砒素、又は硼素のような不純物イ
オンによりその導電性を増加するために堆積中又は後の
いずれかに重度にドープされる。
ましい実施例を参照して詳細に説明する。以下の説明の
多くはポリシリコン電極を用いる二相ＣＣＤの構成に関
する。一方でこのデバイスに特に適切に本発明はインプ
ラントが電極又は電極のどのような部分を介するインプ
ラントの必要なしに導電性電極の下に形成され及び導電
性電極又は導電性電極の一部に対して自己配列されたイ
ンプラントが望ましいどのようなデバイスに対しても付
加的に応用可能である。「自己配列」という用語は２つ
の物理的な構造の正確な配列がマスクの正確な配列に依
存しないという意味で用いられている。本発明は一以上
のクロックされた位相下のインプラントされたドーパン
トの延在が単一マスクで画成され、マスク間の配列によ
らないどのような状況でも有用である。ポリシリコンと
いう用語はポリシリコンから形成された導電性電極材料
を意味し、これは燐、砒素、又は硼素のような不純物イ
オンによりその導電性を増加するために堆積中又は後の
いずれかに重度にドープされる。
【００１７】インプラントされたドーパント及び導電性
電極の正確な配列を示す２相ＣＣＤを製造する本発明の
方法は図２から１０を参照することにより説明される。
最も好ましくはＰ型単結晶シリコンであり、少数キャリ
ア電荷（電子）を含むように埋め込まれたｎ型チャンネ
ル（図示せず）を有する半導体基板１０は全体に好まし
くは二酸化シリコン（酸化物）の成長された層の第一の
絶縁層１４と、好ましくは堆積されたチッ化シリコン
（チッ化物）である第二の絶縁層１６とを有し、絶縁層
は共に二層誘電体２０を形成する。好ましくは二層誘電
体２０の厚さは１００から１０００オングストロームの
範囲であり、酸化物の厚さは誘電性絶縁体の現在の技術
で知られているようにチッ化物のそれより大きい。二層
誘電体２０上への堆積は第一の導電性層３０であり、こ
れは好ましくはポリシリコンであり、これの性質は垂直
に近い壁がドライエッチングにより形成され、パターン
は従来のフォトレジスト（図示せず）により画成され、
さもなければシリコン基板内に向けられるイオンインプ
ラントをブロックするよう充分な厚さを有し、後に形成
される導電性電極の望ましい厚さと少なくとも同じ厚さ
を有する。そのような厚さは好ましくは数十ミクロンか
ら数ミクロンの範囲内にあり、例えば２００ＫｅＶから
２ＭｅＶの範囲でのインプラントのような非常に高エネ
ルギーのインプラントに対して適切な厚さの値にある。
層が酸化によりそれの表面上の電気的絶縁領域の形成を
可能にすることはまた好ましい。
電極の正確な配列を示す２相ＣＣＤを製造する本発明の
方法は図２から１０を参照することにより説明される。
最も好ましくはＰ型単結晶シリコンであり、少数キャリ
ア電荷（電子）を含むように埋め込まれたｎ型チャンネ
ル（図示せず）を有する半導体基板１０は全体に好まし
くは二酸化シリコン（酸化物）の成長された層の第一の
絶縁層１４と、好ましくは堆積されたチッ化シリコン
（チッ化物）である第二の絶縁層１６とを有し、絶縁層
は共に二層誘電体２０を形成する。好ましくは二層誘電
体２０の厚さは１００から１０００オングストロームの
範囲であり、酸化物の厚さは誘電性絶縁体の現在の技術
で知られているようにチッ化物のそれより大きい。二層
誘電体２０上への堆積は第一の導電性層３０であり、こ
れは好ましくはポリシリコンであり、これの性質は垂直
に近い壁がドライエッチングにより形成され、パターン
は従来のフォトレジスト（図示せず）により画成され、
さもなければシリコン基板内に向けられるイオンインプ
ラントをブロックするよう充分な厚さを有し、後に形成
される導電性電極の望ましい厚さと少なくとも同じ厚さ
を有する。そのような厚さは好ましくは数十ミクロンか
ら数ミクロンの範囲内にあり、例えば２００ＫｅＶから
２ＭｅＶの範囲でのインプラントのような非常に高エネ
ルギーのインプラントに対して適切な厚さの値にある。
層が酸化によりそれの表面上の電気的絶縁領域の形成を
可能にすることはまた好ましい。
【００１８】図３は例えば垂直側壁を形成するために当
業者に知られている異方性反応イオンエッチングのよう
なドライエッチングにより近接して離間された導電性細
片３０ａを形成するために第一の導電性層３０の画成後
の図２の構造を示す。フォトレジストは図３で除去され
る。得られた導電性細片の壁は電荷移動方向バイアスイ
ンプラントの端を画成し、以下に説明されるような第二
の導電性細片を順次に形成される側面の位置を画成する
ために本発明により用いられる。この壁を垂直に形成す
る能力は本発明のキーとなる特徴である。
業者に知られている異方性反応イオンエッチングのよう
なドライエッチングにより近接して離間された導電性細
片３０ａを形成するために第一の導電性層３０の画成後
の図２の構造を示す。フォトレジストは図３で除去され
る。得られた導電性細片の壁は電荷移動方向バイアスイ
ンプラントの端を画成し、以下に説明されるような第二
の導電性細片を順次に形成される側面の位置を画成する
ために本発明により用いられる。この壁を垂直に形成す
る能力は本発明のキーとなる特徴である。
【００１９】図４は好ましくは砒素である第二の導電性
型のインプラント（矢印）が第一のＣＣＤ位相の記憶領
域を形成するように用いられる好ましい一実施例であ
る。Ａｓインプラント３２の位置は図４に示される。本
発明によるインプラントの側方拡散は米国特許第３９２
７４６８号、４６１３４０２号、４７４６６２２号によ
り開示される従来技術に比べて少ない。何故ならば二層
誘電体２０を貫通するために必要なエネルギーは上記特
許で開示された導電性電極及び誘電体層を貫通するのに
必要なエネルギーよりずっと小さいからである。これは
図４の下に示されるインプラントプロファイル図により
概略的に示され、これは電極端近くの位置の関数として
インプラント濃度（垂直軸）を米国特許第３９２７４６
８号、４６１３４０２号、４７４６６２２号により開示
される従来技術に対して（広がった曲線で）示し、本発
明に対しては（急な曲線で）示す。
型のインプラント（矢印）が第一のＣＣＤ位相の記憶領
域を形成するように用いられる好ましい一実施例であ
る。Ａｓインプラント３２の位置は図４に示される。本
発明によるインプラントの側方拡散は米国特許第３９２
７４６８号、４６１３４０２号、４７４６６２２号によ
り開示される従来技術に比べて少ない。何故ならば二層
誘電体２０を貫通するために必要なエネルギーは上記特
許で開示された導電性電極及び誘電体層を貫通するのに
必要なエネルギーよりずっと小さいからである。これは
図４の下に示されるインプラントプロファイル図により
概略的に示され、これは電極端近くの位置の関数として
インプラント濃度（垂直軸）を米国特許第３９２７４６
８号、４６１３４０２号、４７４６６２２号により開示
される従来技術に対して（広がった曲線で）示し、本発
明に対しては（急な曲線で）示す。
【００２０】この段階で２つの電荷移動方向バイアスイ
ンプラント（位相Ｉ、位相ＩＩ）が形成される。図５は
好ましくは成長された酸化シリコンである絶縁領域４８
の形成の後のデバイス断面を示す。好ましい一実施例で
はこの絶縁領域は最小のドーパント拡散を確実にするよ
う低温で成長される。砒素である好ましいバイアスイン
プラントの場合では拡散は９００℃以下の温度では本質
的に無視しうる。酸化物は典型的には２００から１００
０オングストロームの範囲で薄く成長され、それにより
第一の導電性細片は形成される第二の導電性細片に対し
て近接して離間される。成長された酸化物は類似の厚さ
で第一の導電性細片の端の中及び外に延在し、それによ
り絶縁領域４８の中心に関して基板１０でインプラント
の端の中心位置を維持することは好ましい。この酸化物
の厚さが調節され、イオンインプラントに関してその成
長のオーダーが第一の導電性細片の端に関してインプラ
ントの配置を正確に確立するために変化されることはま
た好ましい。
ンプラント（位相Ｉ、位相ＩＩ）が形成される。図５は
好ましくは成長された酸化シリコンである絶縁領域４８
の形成の後のデバイス断面を示す。好ましい一実施例で
はこの絶縁領域は最小のドーパント拡散を確実にするよ
う低温で成長される。砒素である好ましいバイアスイン
プラントの場合では拡散は９００℃以下の温度では本質
的に無視しうる。酸化物は典型的には２００から１００
０オングストロームの範囲で薄く成長され、それにより
第一の導電性細片は形成される第二の導電性細片に対し
て近接して離間される。成長された酸化物は類似の厚さ
で第一の導電性細片の端の中及び外に延在し、それによ
り絶縁領域４８の中心に関して基板１０でインプラント
の端の中心位置を維持することは好ましい。この酸化物
の厚さが調節され、イオンインプラントに関してその成
長のオーダーが第一の導電性細片の端に関してインプラ
ントの配置を正確に確立するために変化されることはま
た好ましい。
【００２１】第二の導電性細片の形成は図６に示される
好ましい実施例で次に達成され、ここでは第二の導電性
層４０は好ましくは重度にドープされたポリシリコンで
あり、好ましくは当業者には通常の化学的蒸着により堆
積される。この層の厚さは第一の導電性層と概略同じ厚
さに選択されるのが好ましい。ポリシリコン厚さの好ま
しい範囲は好ましい砒素インプラントの場合では典型的
には０．１ミクロンから１．０ミクロンである。しかし
ながら本発明のある応用では、例えばＣＣＤシフトレジ
スタに沿った側のフォトダイオードを確立するために用
いられるイオンインプランテーションをより貫通するこ
とをブロックすることの後の必要性は、より厚い導電性
層の使用を必要とする。
好ましい実施例で次に達成され、ここでは第二の導電性
層４０は好ましくは重度にドープされたポリシリコンで
あり、好ましくは当業者には通常の化学的蒸着により堆
積される。この層の厚さは第一の導電性層と概略同じ厚
さに選択されるのが好ましい。ポリシリコン厚さの好ま
しい範囲は好ましい砒素インプラントの場合では典型的
には０．１ミクロンから１．０ミクロンである。しかし
ながら本発明のある応用では、例えばＣＣＤシフトレジ
スタに沿った側のフォトダイオードを確立するために用
いられるイオンインプランテーションをより貫通するこ
とをブロックすることの後の必要性は、より厚い導電性
層の使用を必要とする。
【００２２】近接して離間され、電気的に隔離された第
一及び第二の導電性細片３０ａ及び４０ａをそれぞれ確
立するために第二の導電性層４０を第二の導電性細片４
０ａ内でパターン化することがまだ残っている。これは
図６のウエーハの表面をＣｈｏｗ等による米国特許第４
７８９６４８号及びＣａｒｒ等による米国特許第４９５
４１４２号のような多くの米国特許により開示されてい
るような金属及び誘電体の平坦化に対する半導体技術で
現在実施されているような化学的機械的研磨（ＣＭＰ）
に曝すことにより好ましい一実施例で達成される。多く
の可能な平坦化処理の一つにすぎないこの処理は表面を
極度に平滑にする能力において利点であり、第一及び第
二の導電性細片の上端領域上に絶縁酸化物層を続けて成
長する能力を改善する。それを第一の導電性電極細片上
の領域から完全に除去するためにこの層を平坦化し、そ
れにより電気的に孤立された第二の導電性細片を画成す
ることは利点である。この処理用のスラリーは好ましく
は約１０のＰｈでＫＯＨ内で発散されたシリカ（ｆｕｍ
ｅｄ ｓｉｌｉｃａ）であり、それによりポリシリコン
の除去速度は最終研磨表面が図７に示されるように平坦
に近い上面を有する長方形の断面の導電性細片からなる
ように酸化物のそれと概略同じである。他の多くのスラ
リーは酸化物に対してよりポリシリコンに対して大きな
化学エッチング速度を有するスラリーのように産業上で
現在用いられているように可能であり、斯くして終了点
制御を提供するためにプロセス内に組み込まれるエッチ
ング停止（図示せず）を可能にする。本発明の臨界的な
特徴は化学的機械的研磨中の導電性電極の直下のゲート
誘電体の集積の保護であり、一般に要求され又はＣＣＤ
技術で得られる特徴ではない。化学的機械的研磨の結果
は図７に示される。第一の導電性電極細片３０ａ及び第
二の導電性電極細片４０ａ及び絶縁領域４８の表面４９
の表面３１、４１はプロセスがより劣る共平面性の公差
を有する場合でも好ましくは１００オングストローム内
の共平面である。
一及び第二の導電性細片３０ａ及び４０ａをそれぞれ確
立するために第二の導電性層４０を第二の導電性細片４
０ａ内でパターン化することがまだ残っている。これは
図６のウエーハの表面をＣｈｏｗ等による米国特許第４
７８９６４８号及びＣａｒｒ等による米国特許第４９５
４１４２号のような多くの米国特許により開示されてい
るような金属及び誘電体の平坦化に対する半導体技術で
現在実施されているような化学的機械的研磨（ＣＭＰ）
に曝すことにより好ましい一実施例で達成される。多く
の可能な平坦化処理の一つにすぎないこの処理は表面を
極度に平滑にする能力において利点であり、第一及び第
二の導電性細片の上端領域上に絶縁酸化物層を続けて成
長する能力を改善する。それを第一の導電性電極細片上
の領域から完全に除去するためにこの層を平坦化し、そ
れにより電気的に孤立された第二の導電性細片を画成す
ることは利点である。この処理用のスラリーは好ましく
は約１０のＰｈでＫＯＨ内で発散されたシリカ（ｆｕｍ
ｅｄ ｓｉｌｉｃａ）であり、それによりポリシリコン
の除去速度は最終研磨表面が図７に示されるように平坦
に近い上面を有する長方形の断面の導電性細片からなる
ように酸化物のそれと概略同じである。他の多くのスラ
リーは酸化物に対してよりポリシリコンに対して大きな
化学エッチング速度を有するスラリーのように産業上で
現在用いられているように可能であり、斯くして終了点
制御を提供するためにプロセス内に組み込まれるエッチ
ング停止（図示せず）を可能にする。本発明の臨界的な
特徴は化学的機械的研磨中の導電性電極の直下のゲート
誘電体の集積の保護であり、一般に要求され又はＣＣＤ
技術で得られる特徴ではない。化学的機械的研磨の結果
は図７に示される。第一の導電性電極細片３０ａ及び第
二の導電性電極細片４０ａ及び絶縁領域４８の表面４９
の表面３１、４１はプロセスがより劣る共平面性の公差
を有する場合でも好ましくは１００オングストローム内
の共平面である。
【００２３】プロセスのこの段階では導電性電極細片は
電気的に隔離されている。複合導電性電極を形成するた
めに細片を対にして接続することが望ましい段階であ
り、これらの各々は第一の導電性細片３０ａと第二の導
電性細片４０ａとからなり、電荷移動方向バイアスイン
プラントは複合電極の第二の導電性細片の下のみに存在
する。これは好ましくはエッチングから絶縁層４８の代
替領域５５を保護するために従来のフォトレジスト５６
を用いてドライ酸化物エッチングで絶縁領域４８の第一
のエッチング領域５４により図８に示されるように達成
され、エッチング深さの程度は第一及び第二の導電性細
片共平面の概略半分の厚さであり、斯くして絶縁層を介
装せずに近接して並置された第一及び第二の導電性電極
細片の垂直な表面を有するギャップ５９を有する導電性
細片の交互の対を提供する。
電気的に隔離されている。複合導電性電極を形成するた
めに細片を対にして接続することが望ましい段階であ
り、これらの各々は第一の導電性細片３０ａと第二の導
電性細片４０ａとからなり、電荷移動方向バイアスイン
プラントは複合電極の第二の導電性細片の下のみに存在
する。これは好ましくはエッチングから絶縁層４８の代
替領域５５を保護するために従来のフォトレジスト５６
を用いてドライ酸化物エッチングで絶縁領域４８の第一
のエッチング領域５４により図８に示されるように達成
され、エッチング深さの程度は第一及び第二の導電性細
片共平面の概略半分の厚さであり、斯くして絶縁層を介
装せずに近接して並置された第一及び第二の導電性電極
細片の垂直な表面を有するギャップ５９を有する導電性
細片の交互の対を提供する。
【００２４】好ましくはドープされたポリシリコンであ
る導電性相互接続領域材料６０の適合層は図９に示され
るようにデバイス全体にわたって堆積され、その厚さは
好ましくは１００から１０００オングストロームの範囲
の厚さの電極細片を分離するギャップ５９の半分の厚さ
より若干大きいのみである。この実施例では該堆積され
た相互接続層はそれぞれ交互の第一及び第二の導電性電
極細片３０ａ及び４０ａの間に配置された絶縁領域４８
のエッチングにより形成される相互に隣接する電極間の
ギャップ５９を適合的に満たす。本発明のこの実施例の
特徴は適合された相互接続層の配置は半導体プロセスの
当業者によく知られるようにデバイス構造を平坦化す
る。導電性相互接続材料６０はまたドープされていない
ポリシリコンであり、ドーピングは続く熱処理中に導電
性細片３０ａ、４０ａからの拡散により供される。導電
性相互接続材料６０はまたタングステン又は珪素化タン
グステンであり得る。
る導電性相互接続領域材料６０の適合層は図９に示され
るようにデバイス全体にわたって堆積され、その厚さは
好ましくは１００から１０００オングストロームの範囲
の厚さの電極細片を分離するギャップ５９の半分の厚さ
より若干大きいのみである。この実施例では該堆積され
た相互接続層はそれぞれ交互の第一及び第二の導電性電
極細片３０ａ及び４０ａの間に配置された絶縁領域４８
のエッチングにより形成される相互に隣接する電極間の
ギャップ５９を適合的に満たす。本発明のこの実施例の
特徴は適合された相互接続層の配置は半導体プロセスの
当業者によく知られるようにデバイス構造を平坦化す
る。導電性相互接続材料６０はまたドープされていない
ポリシリコンであり、ドーピングは続く熱処理中に導電
性細片３０ａ、４０ａからの拡散により供される。導電
性相互接続材料６０はまたタングステン又は珪素化タン
グステンであり得る。
【００２５】全ての導電性細片は相互接続材料６０の存
在により電気的に接続されたのでこの材料を絶縁領域４
８のエッチングが生じていない領域５５内でセグメント
化する必要がある。好ましい実施例では導電性相互接続
材料はポリシリコンであり、これは相互接続層の厚さよ
り若干大きい深さであるが隣接する電極間のギャップ領
域５９がエッチングされるより小さい深さでそれを導電
性ポリシリコンから酸化絶縁体に変換する導電性相互接
続材料の均一な酸化により達成される。この処理の結果
は図１０に示され、これは酸化物に変換された導電性相
互接続材料６０の領域６０ｂと変換されないままの領域
６０ａで示される。相互に隣接する電極対間の変換され
ないポリシリコンの存在により電極細片の交互の対は両
方のＣＣＤクロック位相に対して平坦な複合電極５８を
形成するようそれにより電気的に接続され、斯く形成さ
れたそのような位相のそれぞれは他の全ての位相から電
気的に隔離される。他の好ましい実施例では導電性相互
接続材料６０はギャップ５９内を除き好ましくは化学的
機械的研磨を用いることにより平坦化により除去され
る。この実施例では導電性相互接続材料は第一及び第二
の導電性細片及び絶縁領域のそれぞれの表面３１、４
１、４９から全部除去され、デバイス表面は完全に平坦
化される。
在により電気的に接続されたのでこの材料を絶縁領域４
８のエッチングが生じていない領域５５内でセグメント
化する必要がある。好ましい実施例では導電性相互接続
材料はポリシリコンであり、これは相互接続層の厚さよ
り若干大きい深さであるが隣接する電極間のギャップ領
域５９がエッチングされるより小さい深さでそれを導電
性ポリシリコンから酸化絶縁体に変換する導電性相互接
続材料の均一な酸化により達成される。この処理の結果
は図１０に示され、これは酸化物に変換された導電性相
互接続材料６０の領域６０ｂと変換されないままの領域
６０ａで示される。相互に隣接する電極対間の変換され
ないポリシリコンの存在により電極細片の交互の対は両
方のＣＣＤクロック位相に対して平坦な複合電極５８を
形成するようそれにより電気的に接続され、斯く形成さ
れたそのような位相のそれぞれは他の全ての位相から電
気的に隔離される。他の好ましい実施例では導電性相互
接続材料６０はギャップ５９内を除き好ましくは化学的
機械的研磨を用いることにより平坦化により除去され
る。この実施例では導電性相互接続材料は第一及び第二
の導電性細片及び絶縁領域のそれぞれの表面３１、４
１、４９から全部除去され、デバイス表面は完全に平坦
化される。
【００２６】第二の好ましい実施例では導電性相互接続
材料６０のセグメント化は標準のフォトリソグラフィと
好ましくは領域５５の交互の平坦な細片間の相互接続層
６０のドライエッチングであるエッチングにより達成さ
れる。他の好ましい実施例では好ましくは熱的に成長さ
れ又は堆積された酸化物である上面の絶縁材料は第一の
導電性電極細片３０ａ及び第二の導電性電極細片４０ａ
の表面３１、４１上及び図７の絶縁領域４８の表面４９
上に設けられる。従来技術のリソグラフィ及びエッチン
グは領域５４のような導電性細片の間の交互の領域で上
面の絶縁材料内の開口を設けるよう用いられ、この後で
導電性相互接続材料６０は堆積され、上面の絶縁材料が
除去された領域で部分を除去するようエッチングされる
ことによりパターン化される。
材料６０のセグメント化は標準のフォトリソグラフィと
好ましくは領域５５の交互の平坦な細片間の相互接続層
６０のドライエッチングであるエッチングにより達成さ
れる。他の好ましい実施例では好ましくは熱的に成長さ
れ又は堆積された酸化物である上面の絶縁材料は第一の
導電性電極細片３０ａ及び第二の導電性電極細片４０ａ
の表面３１、４１上及び図７の絶縁領域４８の表面４９
上に設けられる。従来技術のリソグラフィ及びエッチン
グは領域５４のような導電性細片の間の交互の領域で上
面の絶縁材料内の開口を設けるよう用いられ、この後で
導電性相互接続材料６０は堆積され、上面の絶縁材料が
除去された領域で部分を除去するようエッチングされる
ことによりパターン化される。
【００２７】この時点でデバイスは従来の不動態化、接
点開口、導電性金属電極堆積及びパターン化段階を除き
実質的に完成しており、これらは本発明の範囲に無関係
であり、その特徴ではないが、どのような２相ＣＣＤの
間性と同じ方法でデバイスを完成するためになされる必
要がある。好ましい実施例が記載されてきた一方で特定
の応用でデバイスの機能を最適化するために本発明の範
囲内で用いられる種々のデバイス材料を応用可能な本発
明の方法の多くの変形が存在するものである。
点開口、導電性金属電極堆積及びパターン化段階を除き
実質的に完成しており、これらは本発明の範囲に無関係
であり、その特徴ではないが、どのような２相ＣＣＤの
間性と同じ方法でデバイスを完成するためになされる必
要がある。好ましい実施例が記載されてきた一方で特定
の応用でデバイスの機能を最適化するために本発明の範
囲内で用いられる種々のデバイス材料を応用可能な本発
明の方法の多くの変形が存在するものである。
【００２８】絶縁領域４８からなる材料は一方で好まし
くは成長された酸化物はまた例えばチッ化物又は堆積さ
れた酸化物、又は酸化物及びチッ化物の二層のような堆
積された材料であり、これは熱処理を減少する。一方で
好ましくはドープされたポリシリコンである第一の導電
性層３０と第二の導電性層４０とからなる材料は同じ応
用でフルフレーム画像センサの場合のようなＣＣＤが光
作動するときに適切なように基板へ光のよりよい透過を
提供するために従来技術で知られているインジュウム錫
酸化物又は錫酸化物のような透明な導電体であるように
選択されることが有利である。
くは成長された酸化物はまた例えばチッ化物又は堆積さ
れた酸化物、又は酸化物及びチッ化物の二層のような堆
積された材料であり、これは熱処理を減少する。一方で
好ましくはドープされたポリシリコンである第一の導電
性層３０と第二の導電性層４０とからなる材料は同じ応
用でフルフレーム画像センサの場合のようなＣＣＤが光
作動するときに適切なように基板へ光のよりよい透過を
提供するために従来技術で知られているインジュウム錫
酸化物又は錫酸化物のような透明な導電体であるように
選択されることが有利である。
【００２９】図２の二層誘電体２０はまた他の誘電体層
からなる。図１１は酸化物層６２とチッ化物層６４と酸
化物層６６とチッ化物層６８の４層の堆積からなり、当
業者によく知られているように誘電体層内の導電性電極
からの電荷注入の効果を減少するよう選択される。この
実施例で好ましくは底の３層に対しそれぞれ５０から３
００オングストロームの厚さ及び上層に対しては２００
オングストローム以下の層厚を有し、底の層は熱的に成
長され、上層は化学的蒸着法の標準的な技術により堆積
される。
からなる。図１１は酸化物層６２とチッ化物層６４と酸
化物層６６とチッ化物層６８の４層の堆積からなり、当
業者によく知られているように誘電体層内の導電性電極
からの電荷注入の効果を減少するよう選択される。この
実施例で好ましくは底の３層に対しそれぞれ５０から３
００オングストロームの厚さ及び上層に対しては２００
オングストローム以下の層厚を有し、底の層は熱的に成
長され、上層は化学的蒸着法の標準的な技術により堆積
される。
【００３０】誘電層１２０に対して関連する材料の選択
は酸化物とチッ化物と酸化物との３相の堆積である。こ
の実施例で好ましくは３層はそれぞれ５０から３００オ
ングストロームの厚さを有し、底の層は熱的に成長さ
れ、中層及び上層は化学的蒸着法の標準的な技術により
堆積される。誘電層１２０の他の好ましい選択は好まし
くは１００から１０００オングストロームの厚さの範囲
に熱的に成長される。
は酸化物とチッ化物と酸化物との３相の堆積である。こ
の実施例で好ましくは３層はそれぞれ５０から３００オ
ングストロームの厚さを有し、底の層は熱的に成長さ
れ、中層及び上層は化学的蒸着法の標準的な技術により
堆積される。誘電層１２０の他の好ましい選択は好まし
くは１００から１０００オングストロームの厚さの範囲
に熱的に成長される。
【００３１】好ましい実施例は２相ＣＣＤシフトレジス
タの電荷移動の方向に沿った断面で説明されてきた一方
で、本発明の方法は電荷移動に実質的に垂直な方向でも
同様にＣＣＤをパターン化するのに適用しうることは利
点である。そのようなパターン化は例えばライン間（ｉ
ｎｔｅｒｌｉｎｅ）伝送ＣＣＤのＣＣＤシフトレジスタ
を画成するのに特に有用であり、ここでそのような場合
には空間は例えば当業者によく知られているように独立
の光受容器に対するシフトレジスタ間で許容されなけれ
ばならない。そのような構造を製造する方法の好ましい
実施例は図１２から２５に示される。図１２は好ましく
は半導体基板２００上の誘電層２２０上に堆積された絶
縁層である犠牲層２３０と、図２の二層誘電体２０又は
図１１の誘電体１２９と類似の機能及び組成の誘電層と
を示す電荷移動に垂直な平面内のＣＣＤの断面を示す。
犠牲層２３０は例えば０．１から１．０ミクロンのＣＣ
Ｄの導電性電極の最終的な所望の厚さに概略等しい厚さ
の２層である。誘電層２２０は好ましくは熱的に成長さ
れた酸化物（底面）及び堆積されたチッ化物（上面）の
二層であり、各層の厚さは夫々５０から１０００オング
ストロームの範囲にある。図１３で犠牲層２３０は例え
ばドライエッチングの前の従来技術のフォトリソグラフ
ィによりパターン化され、それにより領域はＣＣＤ画素
レジスタに沿って形成されるトレンチ２３２を形成する
よう除去される。
タの電荷移動の方向に沿った断面で説明されてきた一方
で、本発明の方法は電荷移動に実質的に垂直な方向でも
同様にＣＣＤをパターン化するのに適用しうることは利
点である。そのようなパターン化は例えばライン間（ｉ
ｎｔｅｒｌｉｎｅ）伝送ＣＣＤのＣＣＤシフトレジスタ
を画成するのに特に有用であり、ここでそのような場合
には空間は例えば当業者によく知られているように独立
の光受容器に対するシフトレジスタ間で許容されなけれ
ばならない。そのような構造を製造する方法の好ましい
実施例は図１２から２５に示される。図１２は好ましく
は半導体基板２００上の誘電層２２０上に堆積された絶
縁層である犠牲層２３０と、図２の二層誘電体２０又は
図１１の誘電体１２９と類似の機能及び組成の誘電層と
を示す電荷移動に垂直な平面内のＣＣＤの断面を示す。
犠牲層２３０は例えば０．１から１．０ミクロンのＣＣ
Ｄの導電性電極の最終的な所望の厚さに概略等しい厚さ
の２層である。誘電層２２０は好ましくは熱的に成長さ
れた酸化物（底面）及び堆積されたチッ化物（上面）の
二層であり、各層の厚さは夫々５０から１０００オング
ストロームの範囲にある。図１３で犠牲層２３０は例え
ばドライエッチングの前の従来技術のフォトリソグラフ
ィによりパターン化され、それにより領域はＣＣＤ画素
レジスタに沿って形成されるトレンチ２３２を形成する
よう除去される。
【００３２】好ましくは概略０．１から１．０ミクロン
の厚さのドープされたポリシリコンである第一の導電性
層２４０は図１４に示されるように犠牲層２３０上及び
トレンチ２３２内に均一に堆積される。この段階でトレ
ンチの方向（電荷移動の方向）に沿った面内のトレンチ
の中心でデバイスの断面は製造段階に関して図２乃至１
０に本質的には同じである。故にこの好ましい実施例で
はＣＣＤの幅が画成される方法を明確にするためにその
面が電荷の流れの方向に垂直である断面が主に示され
る。
の厚さのドープされたポリシリコンである第一の導電性
層２４０は図１４に示されるように犠牲層２３０上及び
トレンチ２３２内に均一に堆積される。この段階でトレ
ンチの方向（電荷移動の方向）に沿った面内のトレンチ
の中心でデバイスの断面は製造段階に関して図２乃至１
０に本質的には同じである。故にこの好ましい実施例で
はＣＣＤの幅が画成される方法を明確にするためにその
面が電荷の流れの方向に垂直である断面が主に示され
る。
【００３３】図１５及び１６に示されるようにトレンチ
２３２に実質的に垂直な垂直壁２４６を有する近接して
離間された第一の導電性細片２４０ａを形成するために
ドライエッチングの前に従来のリソグラフィーにより第
一の導電性層２４０はここでパターン化され、各細片は
トレンチ２３２内に流れ込み、流れ出る。従来のリソグ
ラフィーはそのような細片を形成するように用いられる
が当業者によく知られているように例えばスピンオング
ラス又は多レベルフォトリシスを用いて第一にデバイス
幾何形状を平坦化し、それからエッチングされた第一の
電極材料の側壁は垂直であり、トレンチの端にさえ近接
する平面に存在することを確実にするためにリソグラフ
ィー及びドライエッチングをなすことは利点である。
２３２に実質的に垂直な垂直壁２４６を有する近接して
離間された第一の導電性細片２４０ａを形成するために
ドライエッチングの前に従来のリソグラフィーにより第
一の導電性層２４０はここでパターン化され、各細片は
トレンチ２３２内に流れ込み、流れ出る。従来のリソグ
ラフィーはそのような細片を形成するように用いられる
が当業者によく知られているように例えばスピンオング
ラス又は多レベルフォトリシスを用いて第一にデバイス
幾何形状を平坦化し、それからエッチングされた第一の
電極材料の側壁は垂直であり、トレンチの端にさえ近接
する平面に存在することを確実にするためにリソグラフ
ィー及びドライエッチングをなすことは利点である。
【００３４】プロセス系列は第一の導電性細片２４０ａ
間で半導体基板２００の領域２２５（図１６）内の第２
の導電性型の不純物２３４のインプラントに関連して図
４に記載されたのと同じように続き、そのインプラント
が第一の導電性細片２４０ａ又は犠牲層２３０又は両方
によりブロックされる。ここで第一の導電性細片２４０
ａ上の絶縁領域２４８を形成することが望ましく、それ
は図１７、１８に示され、これはそれぞれ平面図、図１
６のＡＡ，ＢＢでの断面を示すものである。絶縁領域２
４８は好ましくは第一の導電性層２４０に対して及び図
５の絶縁領域４８に対応して好ましい材料であるポリシ
リコンの熱酸化により形成される。次に好ましくはドー
プされたポリシリコンである第二の導電性層２５４は再
び図１９、２０に示されるように均一に堆積され、これ
は図１７、１８と同様に図６の断面ＡＡ，ＢＢで第一の
導電性細片２４０ａ間を介して及びその間でそれぞれ領
域を示す。
間で半導体基板２００の領域２２５（図１６）内の第２
の導電性型の不純物２３４のインプラントに関連して図
４に記載されたのと同じように続き、そのインプラント
が第一の導電性細片２４０ａ又は犠牲層２３０又は両方
によりブロックされる。ここで第一の導電性細片２４０
ａ上の絶縁領域２４８を形成することが望ましく、それ
は図１７、１８に示され、これはそれぞれ平面図、図１
６のＡＡ，ＢＢでの断面を示すものである。絶縁領域２
４８は好ましくは第一の導電性層２４０に対して及び図
５の絶縁領域４８に対応して好ましい材料であるポリシ
リコンの熱酸化により形成される。次に好ましくはドー
プされたポリシリコンである第二の導電性層２５４は再
び図１９、２０に示されるように均一に堆積され、これ
は図１７、１８と同様に図６の断面ＡＡ，ＢＢで第一の
導電性細片２４０ａ間を介して及びその間でそれぞれ領
域を示す。
【００３５】本発明によれば第一の導電性細片２４０ａ
及び第二の導電性層２５４は少なくとも第一の導電性細
片２４０ａ及び第二の導電性層２５４の両方が犠牲層２
３０から完全に除去され、第二の導電性層２５４が第一
の導電性細片２４０ａから完全に除去され、それにより
図１７、１８と同様に図２１、２２に示される構造であ
る第二の導電性細片２５４ａを少なくとも形成する程度
になされた化学的機械的研磨により好ましくは平坦化さ
れることによりＣＣＤに垂直及び、に沿う両方の方向で
同時にパターン化される。トレンチ２３２内に存在する
電気的に隔離された交互の導電性電極細片２４０ａ，２
５４ａは図２２、２３で断面で示され、製造のこの段階
での構造の平面図を示す。好ましくは新たに露出された
表面２４０ｂ，２５４ｂ，２４８ｂ，２３０ｂはそれぞ
れ層２４０、２５４、２４８、２３０から材料の平坦化
により形成される。犠牲層２３０は好ましくはそれの研
磨速度が他の材料のそれより小さく、故に高さのわずか
な変化のみを被るエッチストップである。
及び第二の導電性層２５４は少なくとも第一の導電性細
片２４０ａ及び第二の導電性層２５４の両方が犠牲層２
３０から完全に除去され、第二の導電性層２５４が第一
の導電性細片２４０ａから完全に除去され、それにより
図１７、１８と同様に図２１、２２に示される構造であ
る第二の導電性細片２５４ａを少なくとも形成する程度
になされた化学的機械的研磨により好ましくは平坦化さ
れることによりＣＣＤに垂直及び、に沿う両方の方向で
同時にパターン化される。トレンチ２３２内に存在する
電気的に隔離された交互の導電性電極細片２４０ａ，２
５４ａは図２２、２３で断面で示され、製造のこの段階
での構造の平面図を示す。好ましくは新たに露出された
表面２４０ｂ，２５４ｂ，２４８ｂ，２３０ｂはそれぞ
れ層２４０、２５４、２４８、２３０から材料の平坦化
により形成される。犠牲層２３０は好ましくはそれの研
磨速度が他の材料のそれより小さく、故に高さのわずか
な変化のみを被るエッチストップである。
【００３６】図８から図１０に関して記載されたのと同
様な方法で図２４の領域２６２で細片の交互の対間の絶
縁領域を部分的にエッチングすることにより上記のよう
に達成されることが好ましく、一方で犠牲絶縁層２３０
と同様に領域２６２間の絶縁材料２４８の交互の領域の
他の組をエッチングから保護するために交互の導電性細
片を好ましくは共平面導電性細片の電極厚さの概略半分
の深さに電気的に接続することがなお残る。導電性接続
は２つの導電性細片間の絶縁領域の一部分のみをエッチ
ングすることにより達成されうる故にエッチングされる
領域は犠牲層２３０に完全に延在する必要はない。この
目的のために従来のフォトレジストのマスクパターン開
口は図２４に示すように領域２６２に一致する。
様な方法で図２４の領域２６２で細片の交互の対間の絶
縁領域を部分的にエッチングすることにより上記のよう
に達成されることが好ましく、一方で犠牲絶縁層２３０
と同様に領域２６２間の絶縁材料２４８の交互の領域の
他の組をエッチングから保護するために交互の導電性細
片を好ましくは共平面導電性細片の電極厚さの概略半分
の深さに電気的に接続することがなお残る。導電性接続
は２つの導電性細片間の絶縁領域の一部分のみをエッチ
ングすることにより達成されうる故にエッチングされる
領域は犠牲層２３０に完全に延在する必要はない。この
目的のために従来のフォトレジストのマスクパターン開
口は図２４に示すように領域２６２に一致する。
【００３７】上記の実施例の記載のように好ましくはド
ープされたポリシリコンである導電性相互接続材料２６
２はデバイス上に適合するよう堆積され、隔離された位
置２６４を除き熱酸化により絶縁体に変換され、ここで
それは図２５に示すようになお導電性である。代替的に
好ましくは化学的機械的研磨を用いた平坦化は上記実施
例でまた示したように隔離された配置２６４を除き導電
性相互接続材料２６２を除去するよう用いられる。
ープされたポリシリコンである導電性相互接続材料２６
２はデバイス上に適合するよう堆積され、隔離された位
置２６４を除き熱酸化により絶縁体に変換され、ここで
それは図２５に示すようになお導電性である。代替的に
好ましくは化学的機械的研磨を用いた平坦化は上記実施
例でまた示したように隔離された配置２６４を除き導電
性相互接続材料２６２を除去するよう用いられる。
【００３８】例えばライン間ＣＣＤを製造するようなあ
る応用に対して第一又は第二の導電性電極細片の部分に
自己配列されたエッチングされた領域内の不純物イオン
のインプラントを達成するために又はＣＣＤシフトレジ
スタ間に付加的なデバイス構造を製造するために少なく
とも犠牲層２３０の部分をエッチングにより除去するこ
とが望ましい。この時点でデバイスは従来の不動態化、
接点開口、導電性金属電極堆積及びパターン化段階を除
き実質的に完成しており、これらは本発明の範囲に無関
係であり、その特徴ではないが、どのような２相ＣＣＤ
の間性と同じ方法でデバイスを完成するためになされる
必要がある。好ましい実施例が記載されてきた一方で特
定の応用でデバイスの機能を最適化するために本発明の
範囲内で用いられる種々のデバイス材料を応用可能な本
発明の方法の多くの変形が存在するものである。
る応用に対して第一又は第二の導電性電極細片の部分に
自己配列されたエッチングされた領域内の不純物イオン
のインプラントを達成するために又はＣＣＤシフトレジ
スタ間に付加的なデバイス構造を製造するために少なく
とも犠牲層２３０の部分をエッチングにより除去するこ
とが望ましい。この時点でデバイスは従来の不動態化、
接点開口、導電性金属電極堆積及びパターン化段階を除
き実質的に完成しており、これらは本発明の範囲に無関
係であり、その特徴ではないが、どのような２相ＣＣＤ
の間性と同じ方法でデバイスを完成するためになされる
必要がある。好ましい実施例が記載されてきた一方で特
定の応用でデバイスの機能を最適化するために本発明の
範囲内で用いられる種々のデバイス材料を応用可能な本
発明の方法の多くの変形が存在するものである。
【００３９】誘電層２２０に対する関連した材料の選択
は酸化物、チッ化物、酸化物の３層の堆積である。この
実施例で好ましくは３つの層の厚さはそれぞれ５０から
３００オングストロームであり、低層は熱成長され、中
間及び上層は化学的蒸着の標準技術により堆積される。
この材料の選択を用いる好ましい実施例では犠牲層２３
０に対して好ましい材料はチッ化物であり、犠牲層２３
０が誘電層２２０の上層をエッチングすることなしにエ
ッチングされるようにすることが可能であるよう例えば
化学的蒸着により堆積される。犠牲層２３０を構成する
材料は誘電層２２０をエッチング貫通することなく垂直
側壁を形成するために高度に異方的なエッチングでエッ
チング可能に選択されなければならず、続くイオンイン
プラントをブロックするために充分厚くなければなら
ず、誘電層２２０又は第一及び第二の導電性細片２４０
ａ，２５４ａを破壊することなしに除去されねばならな
い。これらの基準を満たす関連する材料はまた酸化錫及
びインジュウム錫酸化物である。 誘電層２２０に対す
る他の好ましい選択は好ましくは１００から１０００オ
ングストロームの範囲の厚さの熱成長された酸化物であ
る。材料のこの選択を用いる好ましい実施例は犠牲層２
３０に対して好ましい材料はチッ化物又はインジュウム
錫酸化物である。
は酸化物、チッ化物、酸化物の３層の堆積である。この
実施例で好ましくは３つの層の厚さはそれぞれ５０から
３００オングストロームであり、低層は熱成長され、中
間及び上層は化学的蒸着の標準技術により堆積される。
この材料の選択を用いる好ましい実施例では犠牲層２３
０に対して好ましい材料はチッ化物であり、犠牲層２３
０が誘電層２２０の上層をエッチングすることなしにエ
ッチングされるようにすることが可能であるよう例えば
化学的蒸着により堆積される。犠牲層２３０を構成する
材料は誘電層２２０をエッチング貫通することなく垂直
側壁を形成するために高度に異方的なエッチングでエッ
チング可能に選択されなければならず、続くイオンイン
プラントをブロックするために充分厚くなければなら
ず、誘電層２２０又は第一及び第二の導電性細片２４０
ａ，２５４ａを破壊することなしに除去されねばならな
い。これらの基準を満たす関連する材料はまた酸化錫及
びインジュウム錫酸化物である。 誘電層２２０に対す
る他の好ましい選択は好ましくは１００から１０００オ
ングストロームの範囲の厚さの熱成長された酸化物であ
る。材料のこの選択を用いる好ましい実施例は犠牲層２
３０に対して好ましい材料はチッ化物又はインジュウム
錫酸化物である。
【００４０】
【発明の効果】本発明は一以上のインプラントが電極又
は電極のどの部分をも介すインプラントの必要なしに導
電性電極の下及びに対して自己配列されるよう形成され
るデバイス構造の多種類に応用可能である。本発明は仮
想位相ＣＣＤ、２以上の位相のＣＣＤを含む他のＣＣＤ
構造に適用されうるという利点を有し、この場合にゲー
ト電極構造に対して小さな側方拡散を有する自己配列イ
ンプラントに対する能力は有益である。本発明はまた単
一ＣＣＤ位相で自己配列インプラントの一以上のレベル
が電荷移動方向バイアスに対して要求されない一方で移
動の率の変化を増加する組み込み電界を確立するのに有
用であり、故にＥｒｈａｒｄｔの米国特許第４９１０５
６９号で開示されるような電荷の低レベルに対する電荷
移動効率を増加する。これはまた図４のインプラント段
階を一回以上繰り返すことにより達成されるが当業者に
より知られている一以上のインプラント領域を制限する
フォトリシスを有する。
は電極のどの部分をも介すインプラントの必要なしに導
電性電極の下及びに対して自己配列されるよう形成され
るデバイス構造の多種類に応用可能である。本発明は仮
想位相ＣＣＤ、２以上の位相のＣＣＤを含む他のＣＣＤ
構造に適用されうるという利点を有し、この場合にゲー
ト電極構造に対して小さな側方拡散を有する自己配列イ
ンプラントに対する能力は有益である。本発明はまた単
一ＣＣＤ位相で自己配列インプラントの一以上のレベル
が電荷移動方向バイアスに対して要求されない一方で移
動の率の変化を増加する組み込み電界を確立するのに有
用であり、故にＥｒｈａｒｄｔの米国特許第４９１０５
６９号で開示されるような電荷の低レベルに対する電荷
移動効率を増加する。これはまた図４のインプラント段
階を一回以上繰り返すことにより達成されるが当業者に
より知られている一以上のインプラント領域を制限する
フォトリシスを有する。
【００４１】本発明により製造可能になる独自の２相Ｃ
ＣＤ構造はまた多くの小さな記憶及び移動領域の独立し
た電気的制御が隣接する導電性電極細片間での接続の省
略により可能になる構造を含み、これは本発明により通
常は単相に形成され、それにより各導電性細片を独立に
クロッキングする。本発明により用いられた電荷移動方
向バイアスインプラントの型に関する応用に対する他の
利点は電荷移動方向バイアスインプラントを第一の導電
性型に選択することにより達成される。この場合には電
荷移動方向バイアスインプラントは記憶領域よりもむし
ろＣＣＤ移動領域として動作し、これは電極位相の残り
の部分より短くするよう選択されるという利点を有す
る。このように記憶又は移動領域のどちらのインプラン
トも等しく設けられることが本発明の技術の特徴であ
る。本発明により隣接する電極の接続は例えばＡｍｅｌ
ｉｏ等による米国特許第３９１１５６０号で開示される
デバイスに比べて最小限の空間しか必要としない。
ＣＤ構造はまた多くの小さな記憶及び移動領域の独立し
た電気的制御が隣接する導電性電極細片間での接続の省
略により可能になる構造を含み、これは本発明により通
常は単相に形成され、それにより各導電性細片を独立に
クロッキングする。本発明により用いられた電荷移動方
向バイアスインプラントの型に関する応用に対する他の
利点は電荷移動方向バイアスインプラントを第一の導電
性型に選択することにより達成される。この場合には電
荷移動方向バイアスインプラントは記憶領域よりもむし
ろＣＣＤ移動領域として動作し、これは電極位相の残り
の部分より短くするよう選択されるという利点を有す
る。このように記憶又は移動領域のどちらのインプラン
トも等しく設けられることが本発明の技術の特徴であ
る。本発明により隣接する電極の接続は例えばＡｍｅｌ
ｉｏ等による米国特許第３９１１５６０号で開示される
デバイスに比べて最小限の空間しか必要としない。
【００４２】本発明は特定の好ましい実施例を特に参照
して説明されてきたが、変更及び改良は本発明の精神と
視野内で有効であるものである。
して説明されてきたが、変更及び改良は本発明の精神と
視野内で有効であるものである。
【図１】従来技術の構成を示す半導体デバイスの垂直部
分断面図である。
分断面図である。
【図２】本発明の好ましい一実施例の連続する段階をそ
れぞれ示す半導体デバイスの垂直部分断面図である。
れぞれ示す半導体デバイスの垂直部分断面図である。
【図３】本発明の好ましい一実施例の連続する段階をそ
れぞれ示す半導体デバイスの垂直部分断面図である。
れぞれ示す半導体デバイスの垂直部分断面図である。
【図４】本発明の好ましい一実施例の連続する段階をそ
れぞれ示す半導体デバイスの垂直部分断面図である。
れぞれ示す半導体デバイスの垂直部分断面図である。
【図５】本発明の好ましい一実施例の連続する段階をそ
れぞれ示す半導体デバイスの垂直部分断面図である。
れぞれ示す半導体デバイスの垂直部分断面図である。
【図６】本発明の好ましい一実施例の連続する段階をそ
れぞれ示す半導体デバイスの垂直部分断面図である。
れぞれ示す半導体デバイスの垂直部分断面図である。
【図７】本発明の好ましい一実施例の連続する段階をそ
れぞれ示す半導体デバイスの垂直部分断面図である。
れぞれ示す半導体デバイスの垂直部分断面図である。
【図８】本発明の好ましい一実施例の連続する段階をそ
れぞれ示す半導体デバイスの垂直部分断面図である。
れぞれ示す半導体デバイスの垂直部分断面図である。
【図９】本発明の好ましい一実施例の連続する段階をそ
れぞれ示す半導体デバイスの垂直部分断面図である。
れぞれ示す半導体デバイスの垂直部分断面図である。
【図１０】本発明の好ましい一実施例の連続する段階を
それぞれ示す半導体デバイスの垂直部分断面図である。
それぞれ示す半導体デバイスの垂直部分断面図である。
【図１１】本発明の他の特徴を示す半導体デバイスの垂
直断面図である。
直断面図である。
【図１２】図２乃至１０と同様に本発明の第二の好まし
い実施例の連続する段階をそれぞれ示す半導体デバイス
の垂直部分断面図である。
い実施例の連続する段階をそれぞれ示す半導体デバイス
の垂直部分断面図である。
【図１３】図２乃至１０と同様に本発明の第二の好まし
い実施例の連続する段階をそれぞれ示す半導体デバイス
の垂直部分断面図である。
い実施例の連続する段階をそれぞれ示す半導体デバイス
の垂直部分断面図である。
【図１４】図２乃至１０と同様に本発明の第二の好まし
い実施例の連続する段階をそれぞれ示す半導体デバイス
の垂直部分断面図である。
い実施例の連続する段階をそれぞれ示す半導体デバイス
の垂直部分断面図である。
【図１５】図２乃至１０と同様に本発明の第二の好まし
い実施例の連続する段階をそれぞれ示す半導体デバイス
の垂直部分断面図である。
い実施例の連続する段階をそれぞれ示す半導体デバイス
の垂直部分断面図である。
【図１６】図２乃至１０と同様に本発明の第二の好まし
い実施例の連続する段階をそれぞれ示す半導体デバイス
の平面部分断面図である。
い実施例の連続する段階をそれぞれ示す半導体デバイス
の平面部分断面図である。
【図１７】図２乃至１０と同様に本発明の第二の好まし
い実施例の連続する段階をそれぞれ示す半導体デバイス
の垂直部分断面図である。
い実施例の連続する段階をそれぞれ示す半導体デバイス
の垂直部分断面図である。
【図１８】図２乃至１０と同様に本発明の第二の好まし
い実施例の連続する段階をそれぞれ示す半導体デバイス
の垂直部分断面図である。
い実施例の連続する段階をそれぞれ示す半導体デバイス
の垂直部分断面図である。
【図１９】図２乃至１０と同様に本発明の第二の好まし
い実施例の連続する段階をそれぞれ示す半導体デバイス
の垂直部分断面図である。
い実施例の連続する段階をそれぞれ示す半導体デバイス
の垂直部分断面図である。
【図２０】図２乃至１０と同様に本発明の第二の好まし
い実施例の連続する段階をそれぞれ示す半導体デバイス
の垂直部分断面図である。
い実施例の連続する段階をそれぞれ示す半導体デバイス
の垂直部分断面図である。
【図２１】図２乃至１０と同様に本発明の第二の好まし
い実施例の連続する段階をそれぞれ示す半導体デバイス
の垂直部分断面図である。
い実施例の連続する段階をそれぞれ示す半導体デバイス
の垂直部分断面図である。
【図２２】図２乃至１０と同様に本発明の第二の好まし
い実施例の連続する段階をそれぞれ示す半導体デバイス
の垂直部分断面図である。
い実施例の連続する段階をそれぞれ示す半導体デバイス
の垂直部分断面図である。
【図２３】図２乃至１０と同様に本発明の第二の好まし
い実施例の連続する段階をそれぞれ示す半導体デバイス
の平面部分断面図である。
い実施例の連続する段階をそれぞれ示す半導体デバイス
の平面部分断面図である。
【図２４】図２乃至１０と同様に本発明の第二の好まし
い実施例の連続する段階をそれぞれ示す半導体デバイス
の平面部分断面図である。
い実施例の連続する段階をそれぞれ示す半導体デバイス
の平面部分断面図である。
【図２５】図２乃至１０と同様に本発明の第二の好まし
い実施例の連続する段階をそれぞれ示す半導体デバイス
の垂直部分断面図である。
い実施例の連続する段階をそれぞれ示す半導体デバイス
の垂直部分断面図である。
１０、２００、３０１ 半導体基板 １４ 第一の絶縁層 １６ 第二の絶縁層 ２０ 二層誘電層 ３０、２４０ 第一の導電性層 ３０ａ，２４０ａ 第一の導電性細片 ３１、４１、４９ 表面 ３２ インプラント ４０、２５４ 第二の導電性層 ４０ａ 第二の導電性細片 ４８、２４８ 絶縁領域 ５４、６０ｂ，２６２，３０９ 領域 ５５ 交互領域 ５６ フォトレジスト ５８ 平坦複合電極 ５９ ギャップ領域 ６２、６６ 酸化物層 ６４、６８ チッ化物層 １２０、２２０ 誘電体層 ２３０ 犠牲層 ２３０ｂ 露出層 ２３２ トレンチ ２３４ 不純物 ２４０ｂ、２４５ｂ 露出表面 ２４６ 垂直壁 ２４８ｂ 交互導電性細片 ２６４ 隔離配置 ３０５、３０６、３０７ ゲート電極
Claims (3)
- 【請求項１】 近接して離間された導電性電極の形成が
第一の導電性層の近接して離間した細片上に均一に堆積
された第二の導電性層の均一な平坦化により達成される
半導体基板上で平坦なＣＣＤを製造する方法であって、 （ａ） 半導体基板の表面の下の埋め込みチャンネル領
域を形成するために第一の導電性型の半導体基板内に第
二の導電性型の不純物イオンを均一にインプラントし； （ｂ） 近接して離間した第一の導電性細片の形で半導
体基板上の均一な絶縁層上に第一の導電性層をパターン
化し； （ｃ） 半導体基板内に第二の導電性型の不純物イオン
を均一にインプラントし、インプラントは第一の半導体
細片により覆われた領域内でブロックされ； （ｄ） 露出された第一の導電性細片の上に絶縁領域を
設け； （ｅ） 第二の導電性層を均一に堆積し； （ｆ） 第二の導電性層が結果として少なくとも電気的
に隔離された第二の導電性細片内でパターン化される程
度にそれが第一の導電性細片と重なる領域から層を除去
するために全体的に堆積された第二の導電性層を均一に
平坦化する各段階からなる方法。 - 【請求項２】 ＣＣＤ内で平坦な構造を得るために絶縁
材料の垂直領域により分離された第一及び第二の組の近
接して離間した導電性電極細片を電気的に接続する方法
であって、 （ａ） 少なくとも第一及び第二の導電性細片の表面及
び絶縁材料の平坦化された表面が共平面となるような程
度に絶縁材料により分離された第一及び第二の導電性細
片の交互の組を均一に平坦化し； （ｂ） 導電性細片の交互の対を分離する領域内で絶縁
材料をエッチングし、エッチングされた領域は第一及び
第二の導電性電極の側面の部分と連続であり； （ｃ） 導電性細片の交互の対を電気的に接続するため
に該エッチングされた領域を導電性相互接続材料で満た
し； （ｄ） 導電性相互接続材料は少なくとも第一及び第二
の導電性細片状の領域から除去される程度に得られる構
造を平坦化する導電性相互接続材料の部分を除去する各
段階からなる方法。 - 【請求項３】 半導体基板内の第一の導電性型の領域
で、平坦な、それぞれの幾何形状が単一マスクレベルに
より決められ、インプラントが電気的に接続された第一
及び第二の位相平坦電極細片に対して下に置かれ自己配
列される各位相に対して同時に同一に達成された電荷移
動方向バイアスインプラントを有する２相電荷結合デバ
イスを製造する方法であって、 （ａ） 第一の導電性型の半導体層を均一に覆う絶縁層
を形成し、 （ｂ） 半導体基板内に第二の導電性型の不純物イオン
をインプラントし； （ｃ） 同一の大きさで、近接して離間した第一の導電
性細片の形で該絶縁層上に第一の導電性層をパターン化
し； （ｄ） 導電性基板内に第二の導電性型の不純物イオン
をインプラントし、インプラントは第一の半導体細片に
より覆われた領域内でブロックされ； （ｅ） 第一の電極の周囲に絶縁層を確立するために露
出された第一の電極の表面上を酸化し； （ｆ） 第二の導電性電極層を均一に堆積し； （ｇ） 該均一に堆積された第二の導電性層を平坦化
し、それにより第二の導電性層が電気的に隔離された第
二の導電性細片内でパターン化される程度にその中でそ
れが第一の導電性細片に重畳する領域から第二の導電性
層を除去し； （ｈ） 第一及び第二の導電性電極細片の交互の対を分
離する部分に溝をエッチングし、エッチングされた領域
は各側で第一及び第二の導電性細片の一部分と連続であ
り； （ｉ） 第一及び第二の導電性電極を形成するために第
一及び第二の導電性細片の交互の対を電気的に接続する
よう導電性相互接続材料で該溝を満たす各段階からなる
方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US376699 | 1995-01-23 | ||
| US08/376,699 US5556801A (en) | 1995-01-23 | 1995-01-23 | Method of making a planar charge coupled device with edge aligned implants and interconnected electrodes |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08236750A true JPH08236750A (ja) | 1996-09-13 |
Family
ID=23486093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8007801A Pending JPH08236750A (ja) | 1995-01-23 | 1996-01-19 | 端配列インプラント及び相互接続電極を有する平坦電荷結合デバイスの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5556801A (ja) |
| EP (1) | EP0723288A3 (ja) |
| JP (1) | JPH08236750A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010105209A (ko) * | 2000-05-16 | 2001-11-28 | 가네꼬 히사시 | 고체 촬상 장치 및 그 제조 방법 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU7147798A (en) | 1997-04-23 | 1998-11-13 | Advanced Chemical Systems International, Inc. | Planarization compositions for cmp of interlayer dielectrics |
| JP2004502297A (ja) * | 2000-06-27 | 2004-01-22 | ダルサ、コーポレーション | 電荷結合イメージセンサの製造方法 |
| JP2004006671A (ja) * | 2002-03-22 | 2004-01-08 | Sanyo Electric Co Ltd | 電荷結合素子およびその製造方法 |
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