JPH0823340A - シリアル通信回路 - Google Patents
シリアル通信回路Info
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- JPH0823340A JPH0823340A JP15574994A JP15574994A JPH0823340A JP H0823340 A JPH0823340 A JP H0823340A JP 15574994 A JP15574994 A JP 15574994A JP 15574994 A JP15574994 A JP 15574994A JP H0823340 A JPH0823340 A JP H0823340A
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Abstract
(57)【要約】
【目的】 多対一装置間での同時シリアル通信を、１つ
の通信路だけを用いて、かつ簡単な回路構成で実現す
る。 【構成】 受信装置１は、パルスＳ1 を通信路６に送出
する。通信路６には、各送信装置２1 〜２n 毎に、それ
ぞれ固有の遅延量を持ったパルス遅延回路４1 〜４nと
遅延量挿抜切替スイッチ５1〜５nが設けられている。各
送信装置２1 〜２n は、パルスＳ1 をトリガにして、そ
れぞれが送信したいビット値に従い、各遅延量挿抜切替
スイッチ５1 〜５n を切替る。すなわち遅延量挿抜切替
スイッチ５ｉではビット値が“０”であればパルス遅延
回路４ｉでの入力信号を選択し、ビット値が“１”であ
ればパルス遅延回路４ｉの出力信号を選択し、出力す
る。受信装置１は、再び戻って来たパルスＳ3 の遅延量
を測定し、各固有遅延量の和に分解することにより、各
送信ビット値を判定する。
の通信路だけを用いて、かつ簡単な回路構成で実現す
る。 【構成】 受信装置１は、パルスＳ1 を通信路６に送出
する。通信路６には、各送信装置２1 〜２n 毎に、それ
ぞれ固有の遅延量を持ったパルス遅延回路４1 〜４nと
遅延量挿抜切替スイッチ５1〜５nが設けられている。各
送信装置２1 〜２n は、パルスＳ1 をトリガにして、そ
れぞれが送信したいビット値に従い、各遅延量挿抜切替
スイッチ５1 〜５n を切替る。すなわち遅延量挿抜切替
スイッチ５ｉではビット値が“０”であればパルス遅延
回路４ｉでの入力信号を選択し、ビット値が“１”であ
ればパルス遅延回路４ｉの出力信号を選択し、出力す
る。受信装置１は、再び戻って来たパルスＳ3 の遅延量
を測定し、各固有遅延量の和に分解することにより、各
送信ビット値を判定する。
Description
【０００１】
【産業上の利用分野】本発明はデジタルデータのシリア
ル通信回路に関し、特に多対一の送受信装置間における
同時シリアル通信回路に関する。
ル通信回路に関し、特に多対一の送受信装置間における
同時シリアル通信回路に関する。
【０００２】
【従来の技術】従来、この種のシリアル通信回路では、
（１）複数の送信装置がそれぞれ独立の通信路を用いて
同一の受信装置と通信を行うか、あるいは、（２）送受
信装置間で一本の通信路を共有するが、複数の送信装置
相互間で何らかのタイミング調停を行い送信データが衝
突しないようにするかの方法が取られる。たとえば、特
開昭６３−１８５１３９号公報には、複数の電子機器が
それぞれ独立の送受信信号ラインにより同一のコントロ
ーラに接続されて各電子機器側からコントローラ側に向
けてデータ送信が行われる。
（１）複数の送信装置がそれぞれ独立の通信路を用いて
同一の受信装置と通信を行うか、あるいは、（２）送受
信装置間で一本の通信路を共有するが、複数の送信装置
相互間で何らかのタイミング調停を行い送信データが衝
突しないようにするかの方法が取られる。たとえば、特
開昭６３−１８５１３９号公報には、複数の電子機器が
それぞれ独立の送受信信号ラインにより同一のコントロ
ーラに接続されて各電子機器側からコントローラ側に向
けてデータ送信が行われる。
【０００３】
【発明が解決しようとする課題】これら従来のシリアル
通信回路では、（１）のシリアル通信回路においては、
送信装置の数だけ通信路を設ける必要があり、送信装置
の数が増えるに従い通信路自体とその受信装置側での受
入れ部の構造が大きくなると言う問題点があり、また、
（２）のシリアル通信回路においてはタイミング調停の
ための回路が複雑となる場合があり、また、タイミング
調停のために専用のタイミング信号路等を設けなければ
ならない場合があると言う問題点がある。
通信回路では、（１）のシリアル通信回路においては、
送信装置の数だけ通信路を設ける必要があり、送信装置
の数が増えるに従い通信路自体とその受信装置側での受
入れ部の構造が大きくなると言う問題点があり、また、
（２）のシリアル通信回路においてはタイミング調停の
ための回路が複雑となる場合があり、また、タイミング
調停のために専用のタイミング信号路等を設けなければ
ならない場合があると言う問題点がある。
【０００４】本発明の目的は、複数の送信装置から同一
の受信装置への同時シリアル通信を１つの通信路だけを
用いて行なう簡単な回路構成のシリアル通信回路を提供
することにある。
の受信装置への同時シリアル通信を１つの通信路だけを
用いて行なう簡単な回路構成のシリアル通信回路を提供
することにある。
【０００５】
【課題を解決するための手段】本発明のシリアル通信回
路は、１つの通信路と、ある一定の間隔でパルスを発生
し、該通信路に送出するパルス発生器を備えた受信装置
と、通信路に接続された第１，第２，…，第ｎ（ｎ≧
２）の送信装置と、第１，第２，…，第ｎの送信装置に
対応して設けられ、固有の遅延量を持った第１，第２，
…，第ｎのパルス遅延回路と、第１，第２，…，第ｎ送
信の装置に対応して設けられ、それぞれ第１，第２，
…，第ｎのパルス遅延回路の入力信号または出力信号を
出力する第１，第２，…，第ｎの遅延量挿抜切替スイッ
チを有し、前記各送信装置内に、それぞれの送信ビット
値に従い対応する遅延量挿抜切替スイッチを切替える信
号出力回路を有し、第１のパルス遅延回路の入力は通信
路に接続され、第ｉ（２≦ｉ≦ｎ）のパルス遅延回路の
入力は第（ｉ−１）の遅延量挿抜切替スイッチに接続さ
れ、第ｎの遅延量挿抜切替スイッチの出力は、受信装置
の入力に接続され、受信装置内に、パルス発生器より送
出されたパルスと第ｎの遅延量挿抜切替スイッチから出
力された、遅延されたパルスとの時間差を測定し、前記
時間差を各パルス遅延回路の前記それぞれの固有遅延量
の和に分解する前パルス時間差測定手段と、パルス時間
差測定手段の出力から各送信装置のそれぞれの前記送信
ビット値を判定する回路を有する。
路は、１つの通信路と、ある一定の間隔でパルスを発生
し、該通信路に送出するパルス発生器を備えた受信装置
と、通信路に接続された第１，第２，…，第ｎ（ｎ≧
２）の送信装置と、第１，第２，…，第ｎの送信装置に
対応して設けられ、固有の遅延量を持った第１，第２，
…，第ｎのパルス遅延回路と、第１，第２，…，第ｎ送
信の装置に対応して設けられ、それぞれ第１，第２，
…，第ｎのパルス遅延回路の入力信号または出力信号を
出力する第１，第２，…，第ｎの遅延量挿抜切替スイッ
チを有し、前記各送信装置内に、それぞれの送信ビット
値に従い対応する遅延量挿抜切替スイッチを切替える信
号出力回路を有し、第１のパルス遅延回路の入力は通信
路に接続され、第ｉ（２≦ｉ≦ｎ）のパルス遅延回路の
入力は第（ｉ−１）の遅延量挿抜切替スイッチに接続さ
れ、第ｎの遅延量挿抜切替スイッチの出力は、受信装置
の入力に接続され、受信装置内に、パルス発生器より送
出されたパルスと第ｎの遅延量挿抜切替スイッチから出
力された、遅延されたパルスとの時間差を測定し、前記
時間差を各パルス遅延回路の前記それぞれの固有遅延量
の和に分解する前パルス時間差測定手段と、パルス時間
差測定手段の出力から各送信装置のそれぞれの前記送信
ビット値を判定する回路を有する。
【０００６】
【作用】通信路に、各送信装置毎にパルス遅延回路と遅
延量挿抜切替スイッチを設け、受信装置側で、パルスの
遅延量を測定することにより各パルス遅延回路が通信路
に挿入されたか否かを判定し、各送信ビット値を得る方
法を取るので、複数の送信装置から同一の受信装置への
同時シリアル通信を、１つの通信路だけを用いて、かつ
簡単な回路構成にて実現できる。
延量挿抜切替スイッチを設け、受信装置側で、パルスの
遅延量を測定することにより各パルス遅延回路が通信路
に挿入されたか否かを判定し、各送信ビット値を得る方
法を取るので、複数の送信装置から同一の受信装置への
同時シリアル通信を、１つの通信路だけを用いて、かつ
簡単な回路構成にて実現できる。
【０００７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００８】図１は本発明の一実施例のシリアル通信回
路のブロック図、図２は受信装置１の構成図、図３は送
信装置２1 〜２n の構成図、図４はシリアル通信回路の
動作を示すタイミング図である。
路のブロック図、図２は受信装置１の構成図、図３は送
信装置２1 〜２n の構成図、図４はシリアル通信回路の
動作を示すタイミング図である。
【０００９】本実施例のシリアル通信回路は、受信装置
１と、ｎ個の送信装置２1 ，２2 ，…，２n と、初期パ
ルス遅延回路３と、それぞれ送信装置２1 ，２2 ，…，
２nに対応し、遅延量がそれぞれ２0 Ｄ，２1 Ｄ，…，
２n-1 Ｄであるｎ個のパルス遅延回路４1 ，４2 ，…，
４n と、それぞれ送信装置２1 ，２2 ，…，２n に対応
するｎ個の遅延量挿抜切替スイッチ５1 ，５2 ，…，５
n と、通信路６で構成されている。
１と、ｎ個の送信装置２1 ，２2 ，…，２n と、初期パ
ルス遅延回路３と、それぞれ送信装置２1 ，２2 ，…，
２nに対応し、遅延量がそれぞれ２0 Ｄ，２1 Ｄ，…，
２n-1 Ｄであるｎ個のパルス遅延回路４1 ，４2 ，…，
４n と、それぞれ送信装置２1 ，２2 ，…，２n に対応
するｎ個の遅延量挿抜切替スイッチ５1 ，５2 ，…，５
n と、通信路６で構成されている。
【００１０】初期パルス遅延回路３は受信装置１から通
信路６に出力されたパルスＳ1 を遅延量ｄだけ遅延し、
パルスＳ2を出力する。パルス遅延回路４1 はパルスＳ
2 を遅延量２0 Ｄだけ遅延する。遅延量挿抜切替スイッ
チ５1 は送信装置２1 から出力される切替信号が“０”
であればパルス遅延回路４1 の入力信号を選択し、切替
信号が“１”であればパルス遅延回路４1 の出力信号を
選択し、出力する。パルス遅延回路４2 は遅延量挿抜切
替スイッチ５1 の出力信号を入力し、遅延量２ 1 Ｄだけ
遅延する。遅延量挿抜切替スイッチ５2 は送信装置２2
から出力される切替信号が“０”であればパルス遅延回
路４2 の入力信号を選択し、切替信号が“１”であれば
パルス遅延回路４2 の出力信号を選択し、出力する。パ
ルス遅延回路４3 〜４n もパルス遅延回路４2 と同様で
あり、遅延量挿抜切替スイッチ５ 3 〜５n も遅延量挿抜
切替スイッチ５2 と同様である。ただし、遅延量挿抜切
替スイッチ５n の出力は受信装置１に入力される。
信路６に出力されたパルスＳ1 を遅延量ｄだけ遅延し、
パルスＳ2を出力する。パルス遅延回路４1 はパルスＳ
2 を遅延量２0 Ｄだけ遅延する。遅延量挿抜切替スイッ
チ５1 は送信装置２1 から出力される切替信号が“０”
であればパルス遅延回路４1 の入力信号を選択し、切替
信号が“１”であればパルス遅延回路４1 の出力信号を
選択し、出力する。パルス遅延回路４2 は遅延量挿抜切
替スイッチ５1 の出力信号を入力し、遅延量２ 1 Ｄだけ
遅延する。遅延量挿抜切替スイッチ５2 は送信装置２2
から出力される切替信号が“０”であればパルス遅延回
路４2 の入力信号を選択し、切替信号が“１”であれば
パルス遅延回路４2 の出力信号を選択し、出力する。パ
ルス遅延回路４3 〜４n もパルス遅延回路４2 と同様で
あり、遅延量挿抜切替スイッチ５ 3 〜５n も遅延量挿抜
切替スイッチ５2 と同様である。ただし、遅延量挿抜切
替スイッチ５n の出力は受信装置１に入力される。
【００１１】送信装置２ｉ（ｉ＝１〜ｎ）は、図３に示
すように、受信装置１から通信路６に送出されたパルス
Ｓ1 をトリガとして、送信ビットｂi の値により遅延量
挿抜切替スイッチ５i へ切替信号を送るＤ型フリップフ
ロップ２１を有している。
すように、受信装置１から通信路６に送出されたパルス
Ｓ1 をトリガとして、送信ビットｂi の値により遅延量
挿抜切替スイッチ５i へ切替信号を送るＤ型フリップフ
ロップ２１を有している。
【００１２】受信装置１は、図２に示すように、周期Ｄ
のクロックパルスＳ4 を発生するクロック発生器１１
と、クロックパルスＳ4 を元にパルスＳ1 を一定間隔で
通信路６に送出するパルス発生器１２と、パルス発生器
１２からのパルスＳ1 によりカウントを開始し、遅延量
挿抜切替スイッチ５ｎからのパルスＳ3 によりカウント
を停止するカウンタ１３と、カウンタ１３の停止時のカ
ウント値Ｓ5から送信ビットｂ1 〜ｂn の値を判定する
送信ビット値判定回路１４を有している。
のクロックパルスＳ4 を発生するクロック発生器１１
と、クロックパルスＳ4 を元にパルスＳ1 を一定間隔で
通信路６に送出するパルス発生器１２と、パルス発生器
１２からのパルスＳ1 によりカウントを開始し、遅延量
挿抜切替スイッチ５ｎからのパルスＳ3 によりカウント
を停止するカウンタ１３と、カウンタ１３の停止時のカ
ウント値Ｓ5から送信ビットｂ1 〜ｂn の値を判定する
送信ビット値判定回路１４を有している。
【００１３】次に、本実施例の動作を図４のタイミング
図を元に説明する。
図を元に説明する。
【００１４】クロック発生器１１からのクロックパルス
Ｓ4 を元にパルス幅ＤのパルスＳ1がパルス発生器１２
で発生され、通信路６に送出されるとともに、カウンタ
１３に入力されその立上りタイミングにてカウンタ１３
はリセットスタートする。通信路６に送出されたパルス
Ｓ1 は初期パルス遅延回路３で遅延量ｄ遅延され、パル
スＳ2 となる。
Ｓ4 を元にパルス幅ＤのパルスＳ1がパルス発生器１２
で発生され、通信路６に送出されるとともに、カウンタ
１３に入力されその立上りタイミングにてカウンタ１３
はリセットスタートする。通信路６に送出されたパルス
Ｓ1 は初期パルス遅延回路３で遅延量ｄ遅延され、パル
スＳ2 となる。
【００１５】各送信装置２i （ｉ＝１〜ｎ）は、その送
信ビットｂi に従い、フリップフロップ２１ｉを通して
パルスＳ1 の立上りタイミングにて、各遅延量挿抜切替
スイッチ５i （ｉ＝１〜ｎ）へ切替信号を送る。その
後、遅延量ｄだけ遅延されたパルスＳ2 が各パルス遅延
回路４1 〜４n および各遅延量挿抜切替スイッチ５1 〜
５n へ順次送られ、再び受信装置１に戻った時のパルス
Ｓ3 の立上りタイミングにてカウンタ１３がストップす
る。このときのカウンタ１３の出力Ｓ5 はカウンタ１３
のカウント値を示しており、送信ビット値判定回路１４
は出力値Ｂ＝Ｔ／Ｄ＝ｂ1 ２0 ＋ｂ2 ２1 ＋ｂ3 ２2 ＋
…＋ｂn ２n-1 を直接読取り、各送信ビットｂ1 〜ｂn
の値を判定する。
信ビットｂi に従い、フリップフロップ２１ｉを通して
パルスＳ1 の立上りタイミングにて、各遅延量挿抜切替
スイッチ５i （ｉ＝１〜ｎ）へ切替信号を送る。その
後、遅延量ｄだけ遅延されたパルスＳ2 が各パルス遅延
回路４1 〜４n および各遅延量挿抜切替スイッチ５1 〜
５n へ順次送られ、再び受信装置１に戻った時のパルス
Ｓ3 の立上りタイミングにてカウンタ１３がストップす
る。このときのカウンタ１３の出力Ｓ5 はカウンタ１３
のカウント値を示しており、送信ビット値判定回路１４
は出力値Ｂ＝Ｔ／Ｄ＝ｂ1 ２0 ＋ｂ2 ２1 ＋ｂ3 ２2 ＋
…＋ｂn ２n-1 を直接読取り、各送信ビットｂ1 〜ｂn
の値を判定する。
【００１６】
【発明の効果】以上説明したように、本発明は、通信路
に、各送信装置毎にパルス遅延回路と遅延量挿抜切替ス
イッチを設け、受信装置側で、パルスの遅延量を測定す
ることにより各パルス遅延回路が通信路に挿入されたか
否かを判定し、各送信ビット値を得る方法を取るので、
複数の送信装置から同一の受信装置への同時シリアル通
信を、一往復の通信路だけを用いて、かつ簡単な回路構
成にて実現できるという効果を有する。
に、各送信装置毎にパルス遅延回路と遅延量挿抜切替ス
イッチを設け、受信装置側で、パルスの遅延量を測定す
ることにより各パルス遅延回路が通信路に挿入されたか
否かを判定し、各送信ビット値を得る方法を取るので、
複数の送信装置から同一の受信装置への同時シリアル通
信を、一往復の通信路だけを用いて、かつ簡単な回路構
成にて実現できるという効果を有する。
【図１】本発明の一実施例のシリアル通信回路のブロッ
ク図である。
ク図である。
【図２】受信装置１の構成図である。
【図３】送信装置２1 〜２n の構成図である。
【図４】図１のシリアル通信回路の動作を示すタイミン
グ図である。
グ図である。
１ 受信装置 ２1 〜２n 送信装置 ３ 初期パルス遅延回路 ４1 〜４n パルス遅延回路 ５1 〜５n 遅延量挿抜切替スイッチ ６ 通信路 Ｓ1 〜Ｓ4 パルス Ｓ5 カウンタ１３のカウント値 １１ クロック発生器 １２ パルス発生器 １３ カウンタ １４ 送信ビット値判定回路 ２１ｉ Ｄ型フリップフロップ
Claims (4)
- 【請求項１】 １つの通信路と、ある一定の間隔でパル
スを発生し、該通信路に送出するパルス発生器を備えた
受信装置と、前記通信路に接続された第１，第２，…，
第ｎ（ｎ≧２）の送信装置と、第１，第２，…，第ｎの
送信装置に対応して設けられ、固有の遅延量を持った第
１，第２，…，第ｎのパルス遅延回路と、第１，第２，
…，第ｎの送信装置に対応して設けられ、それぞれ第
１，第２，…，第ｎのパルス遅延回路の入力信号または
出力信号を出力する第１，第２，…，第ｎの遅延量挿抜
切替スイッチを有し、 前記各送信装置内に、それぞれの送信ビット値に従い対
応する遅延量挿抜切替スイッチ切替える信号出力回路を
有し、 第１のパルス遅延回路の入力は前記通信路に接続され、
第ｉ（２≦ｉ≦ｎ）のパルス遅延回路の入力は第（ｉ−
１）の遅延量挿抜切替スイッチに接続され、第ｎの遅延
量挿抜切替スイッチの出力は、前記受信装置の入力に接
続され、 前記受信装置内に、前記パルス発生器より送出されたパ
ルスと前記第ｎの遅延量挿抜切替スイッチから出力され
た、遅延されたパルスとの時間差を測定し、前記時間差
を前記各パルス遅延回路の前記それぞれの固有遅延量の
和に分解するパルス時間差測定手段と、該パルス時間差
測定手段の出力から前記各送信装置のそれぞれの前記送
信ビット値を判定する送信ビット値判定手段を有するシ
リアル通信回路。 - 【請求項２】 前記信号出力回路は、前記受信装置から
前記通信路に送出されたパルスをトリガとして送信ビッ
ト値により対応する遅延量挿抜切替スイッチへ切替信号
を送るＤ型フリップフロップである、請求項１記載のシ
リアル通信回路。 - 【請求項３】 前記パルス時間差測定手段は、前記パル
ス発生器から前記通信路に送出されたパルスにてリセッ
トスタートし、前記第ｎの遅延量挿抜切替スイッチから
出力されたパルスにてカウント動作を停止するカウンタ
である、請求項１または２記載のシリアル通信回路。 - 【請求項４】 前記受信装置から前記通信路に送出され
たパルスを遅延し、第１のパルス遅延回路と第１の遅延
量挿抜切替スイッチに出力する初期パルス遅延回路を有
する、請求項１から３のいずれか１項記載のシリアル通
信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6155749A JP2570183B2 (ja) | 1994-07-07 | 1994-07-07 | シリアル通信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6155749A JP2570183B2 (ja) | 1994-07-07 | 1994-07-07 | シリアル通信回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0823340A true JPH0823340A (ja) | 1996-01-23 |
| JP2570183B2 JP2570183B2 (ja) | 1997-01-08 |
Family
ID=15612586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6155749A Expired - Lifetime JP2570183B2 (ja) | 1994-07-07 | 1994-07-07 | シリアル通信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2570183B2 (ja) |
-
1994
- 1994-07-07 JP JP6155749A patent/JP2570183B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2570183B2 (ja) | 1997-01-08 |
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