JPH0823265A - デジタル集積回路装置 - Google Patents
デジタル集積回路装置Info
- Publication number
- JPH0823265A JPH0823265A JP6326358A JP32635894A JPH0823265A JP H0823265 A JPH0823265 A JP H0823265A JP 6326358 A JP6326358 A JP 6326358A JP 32635894 A JP32635894 A JP 32635894A JP H0823265 A JPH0823265 A JP H0823265A
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- JP
- Japan
- Prior art keywords
- integrated circuit
- digital integrated
- clock
- clock control
- bistable
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/012—Modifications of generator to improve response time or to decrease power consumption
Abstract
(57)【要約】
【目的】 本発明は、動作特性に悪影響することなく消
費電流を減少させることのできるデジタル集積回路装置
を提供することを目的とする。 【構成】 全てが共通のクロック信号を受信する１組の
双安定装置Ｂを具備し、各双安定装置Ｂはそのエネーブ
ルまたはディスエーブルによって対応する双安定装置Ｂ
の動作・不動作を制御するクロック制御入力ＣＮＴＲを
有していることを特徴とする。双安定装置Ｂは複数の機
能ブロックＦＢ1,…n にグル−プ化され、クロック制御
入力ＣＮＴＲは同じクロック制御信号ＣＮＴＲ1,…n を
受信する。双安定装置Ｂのクロックのエネーブルのため
に各機能ブロックに対して対応するクロック制御信号を
生成する状態マシーンＳＭが設けられることができる。
費電流を減少させることのできるデジタル集積回路装置
を提供することを目的とする。 【構成】 全てが共通のクロック信号を受信する１組の
双安定装置Ｂを具備し、各双安定装置Ｂはそのエネーブ
ルまたはディスエーブルによって対応する双安定装置Ｂ
の動作・不動作を制御するクロック制御入力ＣＮＴＲを
有していることを特徴とする。双安定装置Ｂは複数の機
能ブロックＦＢ1,…n にグル−プ化され、クロック制御
入力ＣＮＴＲは同じクロック制御信号ＣＮＴＲ1,…n を
受信する。双安定装置Ｂのクロックのエネーブルのため
に各機能ブロックに対して対応するクロック制御信号を
生成する状態マシーンＳＭが設けられることができる。
Description
【０００１】
【産業上の利用分野】本発明は、回路により消費される
電流の減少を可能にするデジタル集積回路装置に関し、
この減少は集積回路の動作周波数と回路を構成する異な
った機能ブロックの非活動期間が大きくなるときにより
増大する。
電流の減少を可能にするデジタル集積回路装置に関し、
この減少は集積回路の動作周波数と回路を構成する異な
った機能ブロックの非活動期間が大きくなるときにより
増大する。
【０００２】
【従来の技術】デジタル集積回路の動作周波数が増加す
ると、これらが消費する電流も増加することが知られて
いる。これはデジタル集積回路部分を形成する論理ゲー
トの入力キャパシタンスを充電および放電する処理のた
めであり、信号変換数即ちクロック周波数が大きくなる
ほど明白になる。集積回路の電流消費を減少するため
に、通常、ある瞬間即ち、集積回路が非活動または出力
が必要な動作に不適切であるときに双安定装置のクロッ
クをディスエーブルにすることが行われている。このよ
うな既知の方法は無用の電流を生じるような不必要な転
換を抑圧する。それにもかかわらず、これは集積回路構
造の動作全体に欠点を生じ、あるいは複雑性の増した設
計になってしまう。
ると、これらが消費する電流も増加することが知られて
いる。これはデジタル集積回路部分を形成する論理ゲー
トの入力キャパシタンスを充電および放電する処理のた
めであり、信号変換数即ちクロック周波数が大きくなる
ほど明白になる。集積回路の電流消費を減少するため
に、通常、ある瞬間即ち、集積回路が非活動または出力
が必要な動作に不適切であるときに双安定装置のクロッ
クをディスエーブルにすることが行われている。このよ
うな既知の方法は無用の電流を生じるような不必要な転
換を抑圧する。それにもかかわらず、これは集積回路構
造の動作全体に欠点を生じ、あるいは複雑性の増した設
計になってしまう。
【０００３】別の既知の方法は周波数分割装置により集
積回路の動作周波数を減少することであり、これにより
集積回路は連続動作を許容され、他の場合には存在する
ようなあるバーストに対して活動がないバーストフレー
ム形態の信号の場合のようにタイミングを失うことがな
い。
積回路の動作周波数を減少することであり、これにより
集積回路は連続動作を許容され、他の場合には存在する
ようなあるバーストに対して活動がないバーストフレー
ム形態の信号の場合のようにタイミングを失うことがな
い。
【０００４】これらの技術の適用によって、集積回路の
特定の動作状況に応じて消費される電流の節約が相当量
になる。
特定の動作状況に応じて消費される電流の節約が相当量
になる。
【０００５】
【発明が解決しようとする課題】しかしながら、拡張さ
れた自由コドーレス端末のような電流消費が重要な問題
である装置では、電流消費はそれが減少されたときでさ
え過剰であり、消費がデジタル集積回路の正確な動作を
妨害することなく可能な限り最小値で最適化されること
を必要としている。
れた自由コドーレス端末のような電流消費が重要な問題
である装置では、電流消費はそれが減少されたときでさ
え過剰であり、消費がデジタル集積回路の正確な動作を
妨害することなく可能な限り最小値で最適化されること
を必要としている。
【０００６】前述の技術的状態を考慮すると、克服すべ
き技術的問題は動作特性に悪影響することなくデジタル
集積回路により消費される電流の最適な減少を達成し、
その結果、これらの集積回路を具備する装置の電池でよ
り長い寿命が達成できるようにすることである。
き技術的問題は動作特性に悪影響することなくデジタル
集積回路により消費される電流の最適な減少を達成し、
その結果、これらの集積回路を具備する装置の電池でよ
り長い寿命が達成できるようにすることである。
【０００７】
【課題を解決するための手段】本発明により前述の問題
に対する解決策を与えるため、問題の集積回路の双安定
装置はエネーブル状態にあるとき集積回路が動作するこ
とを許容され、ディスエーブル状態では動作は許容され
ないようにエネーブルされるクロック制御入力を有する
ことが提案され、結果として一方のレベルから別のレベ
ルまで進行する出力または中間状態の可能性は阻止され
る。
に対する解決策を与えるため、問題の集積回路の双安定
装置はエネーブル状態にあるとき集積回路が動作するこ
とを許容され、ディスエーブル状態では動作は許容され
ないようにエネーブルされるクロック制御入力を有する
ことが提案され、結果として一方のレベルから別のレベ
ルまで進行する出力または中間状態の可能性は阻止され
る。
【０００８】この動作を達成するために、本発明は集積
回路中に設けられた双安定装置はブロックで機能的にグ
ル−プ化されることを特徴とし、従って各ブロックに属
する双安定装置はそれぞれ完全なブロックのエネーブル
またはディスエーブルのために同一のクロック制御信号
を受信する。
回路中に設けられた双安定装置はブロックで機能的にグ
ル−プ化されることを特徴とし、従って各ブロックに属
する双安定装置はそれぞれ完全なブロックのエネーブル
またはディスエーブルのために同一のクロック制御信号
を受信する。
【０００９】これらのクロック制御信号は付勢される集
積回路に可能である有限状態の機能として付勢されるブ
ロックと付勢されないブロックを決定する状態マシンで
発生される。
積回路に可能である有限状態の機能として付勢されるブ
ロックと付勢されないブロックを決定する状態マシンで
発生される。
【００１０】本発明はエネーブル／ディスエーブル機能
を行うために集積回路に含まれる双安定装置がクロック
信号とクロック制御信号の両者を受信するクロック入力
論理ゲートを具備することを特徴とし、従って、問題の
クロック制御信号の値に応じてこのゲートの出力でクロ
ック信号が阻止されるか阻止されない。
を行うために集積回路に含まれる双安定装置がクロック
信号とクロック制御信号の両者を受信するクロック入力
論理ゲートを具備することを特徴とし、従って、問題の
クロック制御信号の値に応じてこのゲートの出力でクロ
ック信号が阻止されるか阻止されない。
【００１１】この明細書で提案されている本発明の応用
では論理信号の不必要な転換が要求された動作に対して
不適切な出力を有する回路部分で阻止され、従って電流
消費を節約できるので集積回路により消費される電流の
より効率的な使用を達成することができる。
では論理信号の不必要な転換が要求された動作に対して
不適切な出力を有する回路部分で阻止され、従って電流
消費を節約できるので集積回路により消費される電流の
より効率的な使用を達成することができる。
【００１２】
【実施例】以下、添付図面に基づいてより詳細に本発明
の説明を行う。技術の進展により、非常に複雑な機能を
許容しながら、論理ゲートの動作周波数および転換とこ
れらにより維持される充電に応じて相当量の電流を流す
ことのできる非常に複雑な集積回路の製造が可能となっ
た。これは先行する段に接続された論理ゲートにより示
される総容量によるものである。
の説明を行う。技術の進展により、非常に複雑な機能を
許容しながら、論理ゲートの動作周波数および転換とこ
れらにより維持される充電に応じて相当量の電流を流す
ことのできる非常に複雑な集積回路の製造が可能となっ
た。これは先行する段に接続された論理ゲートにより示
される総容量によるものである。
【００１３】現在の技術はますます複雑な設計を有する
より高い動作周波数を必要とし、これは寿命が短くない
ように固有の電池から供給されるコードレス電話端子に
備えられている集積回路の場合のような非常に大きな電
流消費につながる。
より高い動作周波数を必要とし、これは寿命が短くない
ように固有の電池から供給されるコードレス電話端子に
備えられている集積回路の場合のような非常に大きな電
流消費につながる。
【００１４】これは他の素子の間で端末装置に含まれる
集積回路の電流消費を最少にするための必要性に導かれ
る。
集積回路の電流消費を最少にするための必要性に導かれ
る。
【００１５】この理由で、例えば端末が各フレームで単
一の時間スロットで送信され単一の時間スロットで受信
されなければならず、集積回路により行われる動作が問
題の機能に応じて定められた時間期間で適切なＴＤＭＡ
を有するデジタル通信システムのような定められた状態
の集積回路での動作を考慮する。
一の時間スロットで送信され単一の時間スロットで受信
されなければならず、集積回路により行われる動作が問
題の機能に応じて定められた時間期間で適切なＴＤＭＡ
を有するデジタル通信システムのような定められた状態
の集積回路での動作を考慮する。
【００１６】図１では、典型的な双安定装置Ｂの設計が
示されており、これよりクロックＤＫパルスの付勢縁部
が受信されたとき入力Ｄにおける転換が予め定められた
数のゲートの転換を生成し、これは転換が生成される時
間中に電流消費が行われることを示している。
示されており、これよりクロックＤＫパルスの付勢縁部
が受信されたとき入力Ｄにおける転換が予め定められた
数のゲートの転換を生成し、これは転換が生成される時
間中に電流消費が行われることを示している。
【００１７】双安定装置の入力Ｄで電荷が存在しなくて
も、クロック入力ＣＫに位置するインバータＡＩ１とＡ
Ｉ２は実際のクロック周波数でスイッチングされ、従っ
てある程度の電流消費を生む。
も、クロック入力ＣＫに位置するインバータＡＩ１とＡ
Ｉ２は実際のクロック周波数でスイッチングされ、従っ
てある程度の電流消費を生む。
【００１８】図２は現在の技術に応じて双安定装置Ｂに
供給されるクロック信号ＣＫの阻止またはその周波数の
減少を行うことにより電流消費を減少するために使用さ
れる２つの可能な技術を示している。しかしながら、い
かなる場合でも、これは動作が集積回路のある部分で連
続的に維持される必要のあるときに実行可能ではない。
供給されるクロック信号ＣＫの阻止またはその周波数の
減少を行うことにより電流消費を減少するために使用さ
れる２つの可能な技術を示している。しかしながら、い
かなる場合でも、これは動作が集積回路のある部分で連
続的に維持される必要のあるときに実行可能ではない。
【００１９】図３は機能ブロック図により一般型のデジ
タル集積回路における電流消費を減少するため本発明に
より使用される装置を示している。
タル集積回路における電流消費を減少するため本発明に
より使用される装置を示している。
【００２０】ここでは、クロック制御入力ＣＮＴＲを有
する双安定装置Ｂは機能的ブロックＦＢ１，…，ＦＢｎ
にグル−プ化され、従って同一の機能的ブロックの全て
の双安定装置は完全なブロックのエネーブルまたはディ
スエーブル用の同じ制御信号ＣＮＴＲ＿１，…，ＣＮＴ
Ｒ＿ｎを受信する。
する双安定装置Ｂは機能的ブロックＦＢ１，…，ＦＢｎ
にグル−プ化され、従って同一の機能的ブロックの全て
の双安定装置は完全なブロックのエネーブルまたはディ
スエーブル用の同じ制御信号ＣＮＴＲ＿１，…，ＣＮＴ
Ｒ＿ｎを受信する。
【００２１】これを達成するため回路は異なった可能な
状態の関数として対応するクロック制御信号ＣＮＴＲ＿
１，…，ＣＮＴＲ＿ｎを発生する役目をする状態マシン
ＳＭを具備する。
状態の関数として対応するクロック制御信号ＣＮＴＲ＿
１，…，ＣＮＴＲ＿ｎを発生する役目をする状態マシン
ＳＭを具備する。
【００２２】ＴＤＭＡによるコードレス端末について説
明した場合には、常に能動的である部分と、半フレーム
送信期間中動作するのみの部分と、送信または受信され
る等のバーストのタイムスロットで半フレーム受信期間
中動作する部分とが存在する。
明した場合には、常に能動的である部分と、半フレーム
送信期間中動作するのみの部分と、送信または受信され
る等のバーストのタイムスロットで半フレーム受信期間
中動作する部分とが存在する。
【００２３】このように電流消費は必要な部分でのみ生
じている。それにもかかわらず、図４で示されているよ
うにクロックディスエーブルがクロック信号ＣＫを受信
する第１のゲートＧで生じるならば電流消費をさらに減
少することが達成される。
じている。それにもかかわらず、図４で示されているよ
うにクロックディスエーブルがクロック信号ＣＫを受信
する第１のゲートＧで生じるならば電流消費をさらに減
少することが達成される。
【００２４】この図面は図１の第１のインバータＡＩ１
が１つの入力でクロック入力ＣＫを受信するクロック入
力論理ゲートＧと置換され、他方は結果的な論理ゲート
からのクロック信号の阻止を許容するクロック制御入力
ＣＮＴＲである。このように図１の第１のインバータＡ
Ｉ１の出力における転換が第２のインバータと４つの付
加的なトランジスタに到達することから阻止されてい
る。それ故、それ以上の減少が回路の実質的な電流消費
が達成されることが明白である。
が１つの入力でクロック入力ＣＫを受信するクロック入
力論理ゲートＧと置換され、他方は結果的な論理ゲート
からのクロック信号の阻止を許容するクロック制御入力
ＣＮＴＲである。このように図１の第１のインバータＡ
Ｉ１の出力における転換が第２のインバータと４つの付
加的なトランジスタに到達することから阻止されてい
る。それ故、それ以上の減少が回路の実質的な電流消費
が達成されることが明白である。
【図１】従来技術によるＤ型の双安定装置の内部構成
図。
図。
【図２】従来技術による電流消費を減少するデジタル集
積回路に適合した解決方法の概略図。
積回路に適合した解決方法の概略図。
【図３】電流消費を減少するための本発明による装置の
概略図。
概略図。
【図４】本発明による集積回路で使用されるＤ型の双安
定装置の概略図。
定装置の概略図。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ホセ・ルイス・メリーノ・ゴンザレス スペイン国、19174 トレホン・デル・レ イ（グアダラハーラ）、アローヨ・デ・バ ルデモーロ、パルケ・デ・ラス・カスティ ーラス、モンデハール ペー − 1410 (72)発明者 フェルナンド・オルティス・サエンス スペイン国、28006 マドリッド、セグン ド−10、アグスティーナ・デ・アラゴン 10 (72)発明者 マリア・デル・マル・グティエレス・セラ トーサ スペイン国、28039 マドリッド、プリメ ーロ・ビー、パラビシーノス ３
Claims (4)
- 【請求項１】 電流消費を減少させるために全てが共通
のクロック信号を受信する１組の双安定装置を具備して
いるデジタル集積回路装置において、 各双安定装置はそのエネーブルまたはディスエーブルに
よって対応する双安定装置の動作・不動作を制御するク
ロック制御入力を有していることを特徴とするデジタル
集積回路装置。 - 【請求項２】 デジタル集積回路に含まれた双安定装置
が複数の機能ブロックにグル−プ化され、それによって
同じ機能ブロックに対応する各双安定装置からのクロッ
ク制御入力は同じクロック制御信号を受信するデジタル
集積回路装置。 - 【請求項３】 デジタル集積回路に含まれた双安定装置
のクロックのエネーブルのために各機能ブロックに対し
て対応するクロック制御信号を生成する状態マシーンを
具備しているデジタル集積回路装置。 - 【請求項４】 デジタル集積回路に含まれたクロック信
号のエネーブル／ディスエーブルのための双安定装置が
クロック入力論理装置を具備し、それはクロック信号お
よびクロック制御信号を受信し、それらの出力で対応す
る双安定装置に供給されたクロック信号が上記クロック
制御信号の状態に応じて阻止されない請求項１記載のデ
ジタル集積回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| ES9302723A ES2078173B1 (es) | 1993-12-30 | 1993-12-30 | Arquitectura de circuitos integrados digitales. |
| ES9302723 | 1993-12-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0823265A true JPH0823265A (ja) | 1996-01-23 |
Family
ID=8284071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6326358A Pending JPH0823265A (ja) | 1993-12-30 | 1994-12-27 | デジタル集積回路装置 |
Country Status (6)
| Country | Link |
|---|---|
| EP (1) | EP0661808A3 (ja) |
| JP (1) | JPH0823265A (ja) |
| AU (1) | AU8029994A (ja) |
| CA (1) | CA2139283A1 (ja) |
| ES (1) | ES2078173B1 (ja) |
| FI (1) | FI946158A (ja) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6035400A (ja) * | 1983-08-05 | 1985-02-23 | Sharp Corp | 相補形金属酸化膜半導体を用いた送信装置 |
| US5025419A (en) * | 1988-03-31 | 1991-06-18 | Sony Corporation | Input/output circuit |
| US4856035A (en) * | 1988-05-26 | 1989-08-08 | Raytheon Company | CMOS binary up/down counter |
| JPH0815252B2 (ja) * | 1991-03-27 | 1996-02-14 | 松下電器産業株式会社 | フリップフロップ回路 |
| JPH05199080A (ja) * | 1992-01-17 | 1993-08-06 | Sony Corp | 相補型論理回路 |
-
1993
- 1993-12-30 ES ES9302723A patent/ES2078173B1/es not_active Expired - Lifetime
-
1994
- 1994-12-07 AU AU80299/94A patent/AU8029994A/en not_active Abandoned
- 1994-12-08 EP EP94119370A patent/EP0661808A3/en not_active Withdrawn
- 1994-12-27 JP JP6326358A patent/JPH0823265A/ja active Pending
- 1994-12-29 FI FI946158A patent/FI946158A/fi not_active Application Discontinuation
- 1994-12-29 CA CA 2139283 patent/CA2139283A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| EP0661808A3 (en) | 1996-05-22 |
| ES2078173A2 (es) | 1995-12-01 |
| CA2139283A1 (en) | 1995-07-01 |
| AU8029994A (en) | 1995-07-06 |
| FI946158A (fi) | 1995-07-01 |
| EP0661808A2 (en) | 1995-07-05 |
| ES2078173B1 (es) | 1998-01-16 |
| ES2078173R (ja) | 1997-05-16 |
| FI946158A0 (fi) | 1994-12-29 |
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