JPH0822966A - Semiconductor device and its manufacture - Google Patents
Semiconductor device and its manufactureInfo
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- JPH0822966A JPH0822966A JP15360994A JP15360994A JPH0822966A JP H0822966 A JPH0822966 A JP H0822966A JP 15360994 A JP15360994 A JP 15360994A JP 15360994 A JP15360994 A JP 15360994A JP H0822966 A JPH0822966 A JP H0822966A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置の配線構造
に関し、特に、配線保護層にチタンタングステンを用い
た配線構造に適用して有効な技術に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a wiring structure of a semiconductor device, and more particularly to a technique effectively applied to a wiring structure using titanium tungsten for a wiring protection layer.
【０００２】[0002]
【従来の技術】従来、半導体装置の配線には、アルミニ
ウム（以下、Ａｌと記す）若しくはＡｌ合金が用いられ
てきた。ところが、Ａｌを含むという材料上の特性のた
め、配線には、エレクトロマイグレーション（以下、Ｅ
Ｍと記す）やストレスマイグレーション（以下、ＳＭと
記す）によるボイド（原子の抜けによる空洞）やヒロッ
ク（結晶成長による隆起）が生じる。そして、このよう
なボイドやヒロックは、経時的に成長し、遂には配線短
絡または断線に至る。したがって、半導体装置の配線パ
ターンがある程度微細化した時点から、配線寿命の短縮
化が問題となってきた。現在では、この問題への対策と
して、素子層及び層間絶縁層等の下層とＡｌ又はＡｌ合
金の主配線層との間にチタンタングステン（以下、Ｔｉ
Ｗと記す）からなる配線保護層を主配線層に接触させて
設けることにより、ＥＭ耐性及びＳＭ耐性を向上させて
配線寿命の延命化を図ったものが広く知られている。2. Description of the Related Art Conventionally, aluminum (hereinafter referred to as Al) or Al alloy has been used for wiring of semiconductor devices. However, due to the material characteristics of containing Al, electromigration (hereinafter referred to as E
Voids (cavities due to the loss of atoms) and hillocks (protrusions due to crystal growth) due to M) and stress migration (hereinafter referred to as SM) occur. Then, such voids and hillocks grow with time and eventually lead to wiring short circuit or disconnection. Therefore, from the time when the wiring pattern of the semiconductor device is miniaturized to some extent, shortening the wiring life has become a problem. At present, as a countermeasure against this problem, titanium tungsten (hereinafter, Ti) is provided between a lower layer such as an element layer and an interlayer insulating layer and a main wiring layer of Al or Al alloy.
It is widely known that a wiring protection layer made of W) is provided in contact with the main wiring layer to improve the EM resistance and the SM resistance to prolong the life of the wiring.
【０００３】しかしながら、ＴｉＷの配線保護層を有す
る半導体装置には、ＴｉＷの配線保護層とシリコン（以
下、Ｓｉと記す）基板上に形成された素子との接触抵抗
が大きくなるという問題があった。そこで、この問題点
を解決する手段の一つとして、例えば、特開平３−１０
１２３１号に記載されるように、ＴｉＷの配線保護層を
堆積した後にアニール処理を行うことにより、配線保護
層と素子との境界部近傍をシリサイド化してチタン及び
タングステンを含むシリサイド層を形成したものが知ら
れている。However, a semiconductor device having a TiW wiring protection layer has a problem that the contact resistance between the TiW wiring protection layer and an element formed on a silicon (hereinafter referred to as Si) substrate increases. . Therefore, as one of means for solving this problem, for example, Japanese Patent Application Laid-Open No. 3-10
No. 1231, a wiring protective layer of TiW is deposited and then annealed to form a silicide layer containing titanium and tungsten by siliciding the vicinity of the boundary between the wiring protective layer and the element. It has been known.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、本発明
者は前記従来技術を検討した結果、次の問題点があるこ
とを見出した。However, as a result of examining the above-mentioned prior art, the present inventor has found the following problems.
【０００５】すなわち、アニール処理によってＴｉＷか
らなる配線保護層と素子との境界部にシリサイド層が形
成された半導体装置は、アニール処理によって配線保護
層の表層部のＴｉが酸化され、この酸化した表層部によ
って配線保護層中のＴｉまたはＷ原子が主配線層中のＡ
ｌ粒界へ拡散するのが妨げられるので、配線寿命が短縮
するという問題があった。That is, in the semiconductor device in which the silicide layer is formed at the boundary between the wiring protection layer made of TiW and the element by the annealing treatment, Ti in the surface layer portion of the wiring protection layer is oxidized by the annealing treatment, and the oxidized surface layer is formed. Depending on the part, the Ti or W atom in the wiring protection layer is A in the main wiring layer.
Since the diffusion to the l grain boundary is prevented, there is a problem that the life of the wiring is shortened.
【０００６】また、この問題点を解決する手段として、
前記主配線層を堆積させる前にＴｉＷ層を再度堆積させ
たものが提案されているが、この場合には、ＴｉＷの堆
積回数が増える分だけ配線形成時の微粒子の発生が増え
るので、微粒子の付着による製品の歩留まりが低下する
という問題があった。Further, as means for solving this problem,
It is proposed that the TiW layer is redeposited before the main wiring layer is deposited, but in this case, since the generation of fine particles during wiring formation increases as the number of times TiW is deposited increases, the fine particles There is a problem in that the product yield due to the adhesion is reduced.
【０００７】本発明の目的は、半導体装置の配線寿命を
延命化させることが可能な技術を提供することにある。An object of the present invention is to provide a technique capable of extending the life of wiring of a semiconductor device.
【０００８】本発明の他の目的は、半導体装置の配線部
の形成にともなう微粒子の付着を抑え製品の歩留まりを
向上させることが可能な技術を提供することにある。Another object of the present invention is to provide a technique capable of suppressing the adhesion of fine particles due to the formation of a wiring portion of a semiconductor device and improving the yield of products.
【０００９】本発明の前記並びにその他の目的及び新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
【００１０】[0010]
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。The outline of the representative ones of the inventions disclosed in the present application will be briefly described as follows.
【００１１】アルミニウムまたはアルミニウム合金から
なる主配線層がチタンタングステンからなる配線保護層
によって下層から隔離され、かつ、チタン及びタングス
テンの少なくとも一方を含むシリサイド層を介して前記
配線保護層と下層に位置する素子とが電気的に接続され
た配線構造を有する半導体装置において、前記配線保護
層の前記主配線側の表層部は酸化されており、前記主配
線層と前記配線保護層との間に該配線保護層側から順に
チタン層と少なくともチタンとアルミニウムとの合金を
含む層とを設けたものである。A main wiring layer made of aluminum or an aluminum alloy is separated from a lower layer by a wiring protection layer made of titanium / tungsten, and is located below the wiring protection layer via a silicide layer containing at least one of titanium and tungsten. In a semiconductor device having a wiring structure in which an element is electrically connected, a surface layer portion of the wiring protection layer on the main wiring side is oxidized, and the wiring is provided between the main wiring layer and the wiring protection layer. A titanium layer and a layer containing at least an alloy of titanium and aluminum are provided in this order from the protective layer side.
【００１２】半導体基板の主面に複数の素子を形成する
工程と、該素子形成面上に層間絶縁膜を形成し前記素子
を前記主面側の表面に露出させる工程と、前記層間絶縁
膜及び前記素子露出面にチタンタングステンからなる配
線保護層を堆積させる工程と、アニール処理を行って前
記配線保護層と前記素子との境界部近傍をシリサイド化
してチタン及びタングステンの少なくとも一方を含むシ
リサイド層を形成するとともに前記配線保護層の表層部
を酸化する工程と、前記配線保護層の上に順次チタン層
とアルミニウムまたはアルミニウム合金からなる主配線
層を堆積させる工程と、前記配線保護層と前記チタン層
と前記主配線層とからなる配線部層の不要な部分を食刻
して所定の配線パターンを形成する工程と、熱処理を行
って前記チタン層と前記主配線層との界面に少なくとも
チタンとアルミニウムとの合金を含む層を形成する工程
とを有するものである。A step of forming a plurality of elements on the main surface of the semiconductor substrate; a step of forming an interlayer insulating film on the element forming surface and exposing the elements to the surface on the main surface side; A step of depositing a wiring protection layer made of titanium tungsten on the exposed surface of the element, and an annealing treatment to silicify the vicinity of the boundary between the wiring protection layer and the element to form a silicide layer containing at least one of titanium and tungsten. Forming and oxidizing the surface layer portion of the wiring protection layer, depositing a titanium layer and a main wiring layer made of aluminum or an aluminum alloy in sequence on the wiring protection layer, the wiring protection layer and the titanium layer And a step of forming a predetermined wiring pattern by etching an unnecessary portion of a wiring part layer including the main wiring layer and the titanium layer. And a step of forming a layer containing an alloy of at least titanium and aluminum at the interface between the main wiring layer.
【００１３】[0013]
【作用】前記手段によれば、チタン原子の一部が主配線
層中のＡｌ粒界に拡散してＥＭを妨げるので、配線寿命
を延命化させることができる。According to the above means, a part of titanium atoms diffuses into the Al grain boundaries in the main wiring layer and hinders EM, so that the life of the wiring can be extended.
【００１４】また、チタンとアルミニウムとの合金を含
む層自体がＥＭを妨げるので、配線寿命を延命化させる
ことができる。Further, since the layer itself containing the alloy of titanium and aluminum prevents EM, the life of the wiring can be extended.
【００１５】また、チタン層を堆積させるときに発生す
る微粒子の量は従来のチタンタングステン層を堆積させ
た場合に発生していた微粒子の量よりも少ないので、微
粒子の付着が抑制されて従来よりも製品の歩留まりを向
上させることができる。Further, since the amount of fine particles generated when depositing the titanium layer is smaller than the amount of fine particles generated when depositing the titanium-tungsten layer of the related art, the adhesion of the fine particles is suppressed, and the amount of fine particles is suppressed as compared with the conventional case. Can improve the product yield.
【００１６】[0016]
【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。なお、実施例を説明するための全図におい
て、同一機能を有するものは同一名称及び同一符号を付
与し、その繰り返しの説明は省略するものとする。Embodiments of the present invention will now be described in detail with reference to the drawings. In all the drawings for explaining the embodiments, those having the same function are given the same name and the same reference numeral, and the repeated description thereof will be omitted.
【００１７】図１は本発明による一実施例の半導体装置
の配線構造を示す要部断面図であり、１はシリコン半導
体基板、２は拡散層、３はフィールド酸化膜、４はゲー
ト酸化膜、５は低圧ＣＶＤ-ＳｉＯ2層、６はＢＰＳＧ
（Ｂoron Ｐhosho ＳilicateＧrass）層、８はチタンタ
ングステン（ＴｉＷ）からなる配線保護層、９はチタン
タングステンの酸化物からなるＴｉＷ酸化膜、１０はチ
タン及びタングステンを含むシリサイド層、１１はチタ
ンからなるＴｉ層、１２はアルミニウムと銅とシリコン
との合金からなる主配線層、１３はＴｉＷもしくはＴｉ
ＮもしくはＳｉ等からなる反射防止層、１４はチタンと
アルミニウムとの合金からなるＴｉ-Ａｌ合金層であ
る。FIG. 1 is a cross-sectional view of a main part showing a wiring structure of a semiconductor device according to an embodiment of the present invention. 1 is a silicon semiconductor substrate, 2 is a diffusion layer, 3 is a field oxide film, 4 is a gate oxide film, 5 is low pressure CVD-SiO 2 layer, 6 is BPSG
(B oron P hosho S ilicate G rass) layer, a wiring protective layer of titanium-tungsten (TiW) is 8, TiW oxide film made of an oxide of titanium tungsten 9, a silicide layer comprising titanium and tungsten 10, 11 Ti layer made of titanium, 12 a main wiring layer made of an alloy of aluminum, copper and silicon, 13 TiW or Ti
An antireflection layer made of N or Si or the like, and a Ti—Al alloy layer 14 made of an alloy of titanium and aluminum.
【００１８】本実施例の半導体装置は、シリコン半導体
基板１の主面には拡散層２及び図示しない層等からなる
多数の素子がフィールド酸化膜３によって互いに分離さ
れた状態で形成されていて、この素子形成面の上には低
圧ＣＶＤ-ＳｉＯ2層５及びＢＰＳＧ層６からなる層間絶
縁膜が形成されていて、さらに該層間絶縁膜の上には配
線部が前記素子と電気的に接続された状態で形成されて
いる。In the semiconductor device of this embodiment, a large number of elements including a diffusion layer 2 and a layer not shown are formed on the main surface of a silicon semiconductor substrate 1 in a state of being separated from each other by a field oxide film 3. An interlayer insulating film composed of a low-pressure CVD-SiO 2 layer 5 and a BPSG layer 6 is formed on the element forming surface, and a wiring portion is electrically connected to the element on the interlayer insulating film. It is formed in the open state.
【００１９】前記配線部は、配線保護層８、シリサイド
層１０、Ｔｉ層１１、主配線層１２、反射防止層１３、
Ｔｉ-Ａｌ合金層１４からなり、主配線層１２が配線保
護層８によって下層に位置する層間絶縁膜と素子及びフ
ィールド酸化膜３とから隔離され、かつ、シリサイド層
１０を介して配線保護層８と下層の拡散層２とが電気的
に接続された配線構造となっている。The wiring portion includes a wiring protection layer 8, a silicide layer 10, a Ti layer 11, a main wiring layer 12, an antireflection layer 13,
The main wiring layer 12 is made of a Ti—Al alloy layer 14 and is separated from the underlying interlayer insulating film, the element and the field oxide film 3 by the wiring protection layer 8, and the wiring protection layer 8 is separated by the silicide layer 10. And a lower diffusion layer 2 are electrically connected to each other to form a wiring structure.
【００２０】本実施例の半導体装置の配線構造の特徴
は、配線保護層８の主配線層１２側の表層部が酸化され
てできたＴｉＷ酸化膜９が設けられている点と、主配線
層１２と配線保護層８との間に配線保護層８側から順に
Ｔｉ層１１とＴｉ-Ａｌ合金層１４とが設けられている
点にある。A feature of the wiring structure of the semiconductor device of this embodiment is that a TiW oxide film 9 formed by oxidizing the surface layer portion of the wiring protection layer 8 on the main wiring layer 12 side is provided, and that the main wiring layer is formed. A Ti layer 11 and a Ti—Al alloy layer 14 are provided between the wiring protection layer 8 and the wiring protection layer 8 in this order from the wiring protection layer 8 side.
【００２１】なお、シリサイド層１０は、拡散層２と配
線保護層８との接触抵抗を低減させるために設けられて
いるものである。また、反射防止層１３は、主配線層１
２の反射率を低減するとともにヒロックの発生を防止す
るために設けられている。The silicide layer 10 is provided to reduce the contact resistance between the diffusion layer 2 and the wiring protection layer 8. Further, the antireflection layer 13 is the main wiring layer 1
It is provided to reduce the reflectance of No. 2 and to prevent the generation of hillocks.
【００２２】本実施例の半導体装置を構成する各層の層
厚さは、例えば、低圧ＣＶＤ-ＳｉＯ2層５は１５０ｎ
ｍ、ＢＰＳＧ層６は３００ｎｍ、配線保護層８は１５０
ｎｍ、ＴｉＷ酸化膜９は数ｎｍ以下、シリサイド層１０
は１０ｎｍ以下、Ｔｉ層１１は２０ｎｍ、主配線層１２
は４００ｎｍ、反射防止層１３は６０ｎｍである。The layer thickness of each layer constituting the semiconductor device of this embodiment is, for example, 150 n for the low pressure CVD-SiO 2 layer 5.
m, the BPSG layer 6 is 300 nm, and the wiring protection layer 8 is 150 nm.
nm, the TiW oxide film 9 is several nm or less, the silicide layer 10
Is 10 nm or less, the Ti layer 11 is 20 nm, the main wiring layer 12
Is 400 nm and the antireflection layer 13 is 60 nm.
【００２３】以下、本実施例の半導体装置の製造方法に
ついて説明する。The method of manufacturing the semiconductor device of this embodiment will be described below.
【００２４】図２及び図３は本実施例の半導体装置の製
造方法を説明するための図であり、配線を形成するまで
の各製造工程における要部を断面図で示したものであ
る。2 and 3 are views for explaining the method of manufacturing the semiconductor device of the present embodiment, and are cross-sectional views showing the main parts in each manufacturing process until the wiring is formed.
【００２５】初めに、図２（ａ）に示すように、従来通
りの方法でシリコン半導体基板１の主面に拡散層２、ゲ
ート酸化膜４、フィールド酸化膜３等を順次形成して、
複数の素子をフィールド酸化膜３によって互いに素子分
離した状態に形成する。First, as shown in FIG. 2A, a diffusion layer 2, a gate oxide film 4, a field oxide film 3 and the like are sequentially formed on the main surface of a silicon semiconductor substrate 1 by a conventional method,
A plurality of elements are formed in the element isolation state by the field oxide film 3.
【００２６】次に、図２（ｂ）に示すように、素子形成
面にＬＰＣＶＤ（Ｌow ＰressuerＣhemical Ｖapor Ｄe
position）法により低圧ＣＶＤ-ＳｉＯ2層５を形成し、
その上に常圧ＣＶＤ法によりＢＰＳＧ層６を形成し熱処
理によりＢＰＳＧ層６を平坦化した後、ホトエッチング
によりコンタクトホール７を開孔して拡散層２等の素子
を前記主面側の表面に露出させる。Next, as shown in FIG. 2 (b), LPCVD on the element formation surface (L ow P ressuer C hemical V apor D e
position) method to form the low pressure CVD-SiO 2 layer 5,
After the BPSG layer 6 is formed thereon by the atmospheric pressure CVD method and the BPSG layer 6 is flattened by heat treatment, a contact hole 7 is opened by photoetching to form an element such as the diffusion layer 2 on the surface of the main surface side. Expose.
【００２７】次に、図２（ｃ）に示すように、前記素子
露出面及びＢＰＳＧ層６の上に配線保護層８を堆積させ
る。Next, as shown in FIG. 2C, a wiring protection layer 8 is deposited on the element exposed surface and the BPSG layer 6.
【００２８】次に、図３（ａ）に示すように、アニール
処理を行って配線保護層８と拡散層２等の前記素子との
境界部近傍をシリサイド化してシリサイド層１０を形成
する。この時、配線保護層８の表層部も酸化してＴｉＷ
酸化膜９が形成される。このときのアニール処理は、縦
型の拡散炉型のアニール装置を用い、Ｎ2雰囲気中、６
５０℃の温度で３０分間行う。Next, as shown in FIG. 3A, an annealing process is performed to silicidize the vicinity of the boundary between the wiring protection layer 8 and the diffusion layer 2 or the like to form a silicide layer 10. At this time, the surface layer portion of the wiring protection layer 8 is also oxidized to form TiW.
Oxide film 9 is formed. The annealing treatment at this time was performed in a N 2 atmosphere using a vertical diffusion furnace type annealing device for 6 hours.
Perform for 30 minutes at a temperature of 50 ° C.
【００２９】次に、図３（ｂ）に示すように、配線保護
層８上に順次、Ｔｉ層１１、主配線層１２、反射防止層
１３を堆積させた後、配線保護層８、Ｔｉ層１１、主配
線層１２の不要な部分を食刻して所定の配線パターンを
形成する。このとき、Ｔｉ層１１と主配線層１２の堆積
は、同一スパッタ装置内で大気にさらすことなく連続的
に行う。Next, as shown in FIG. 3B, a Ti layer 11, a main wiring layer 12 and an antireflection layer 13 are sequentially deposited on the wiring protection layer 8, and then the wiring protection layer 8 and the Ti layer are deposited. 11, an unnecessary portion of the main wiring layer 12 is etched to form a predetermined wiring pattern. At this time, the Ti layer 11 and the main wiring layer 12 are continuously deposited in the same sputtering apparatus without being exposed to the atmosphere.
【００３０】次に、熱処理を行うことでＴｉ層１１と主
配線層１２との界面にＴｉ-Ａｌ合金層１４を形成し
て、配線部を完成させる。このときの熱処理は、例えば
４００〜４５０℃の温度で３０分間行うものである。以
後は、従来通りの組立て工程を経て半導体装置が完成す
る。Next, heat treatment is performed to form a Ti—Al alloy layer 14 at the interface between the Ti layer 11 and the main wiring layer 12 to complete the wiring portion. The heat treatment at this time is performed, for example, at a temperature of 400 to 450 ° C. for 30 minutes. After that, the semiconductor device is completed through the conventional assembly process.
【００３１】以上の説明からわかるように、本実施例に
よれば、前記熱処理を経てＴｉ層１１のチタン原子の一
部が主配線層１２中のアルミニウム粒界に拡散し主配線
層１２におけるＥＭの発生を妨げるので、配線寿命を延
命化させることができる。As can be seen from the above description, according to this embodiment, a part of the titanium atoms of the Ti layer 11 diffuses into the aluminum grain boundaries in the main wiring layer 12 through the heat treatment, and the EM in the main wiring layer 12 is caused. Since it prevents the occurrence of wiring, the life of the wiring can be extended.
【００３２】また、Ｔｉ-Ａｌ合金層１４自体がＥＭを
妨げるので、配線寿命を延命化させることができる。Further, since the Ti—Al alloy layer 14 itself interferes with EM, the life of the wiring can be extended.
【００３３】また、Ｔｉ層１１を堆積させるときに発生
する微粒子の量が従来のチタンタングステン層を堆積さ
せた場合に発生していた微粒子の量よりも少ないので、
微粒子の付着が抑制されて従来よりも製品の歩留まりを
向上させることができる。Further, since the amount of fine particles generated when depositing the Ti layer 11 is smaller than the amount of fine particles generated when depositing the conventional titanium-tungsten layer,
Adhesion of fine particles is suppressed, and the yield of products can be improved more than ever before.
【００３４】また、本実施例によれば、前記アニール処
理を行うときに配線保護層８の表層部にＴｉＷ酸化膜９
が形成される必要がないので、例えば先行技術として提
案されている酸化防止型のアニール装置のような特殊な
装置対策を必要としない。Further, according to the present embodiment, the TiW oxide film 9 is formed on the surface layer portion of the wiring protection layer 8 when the annealing treatment is performed.
Since it does not need to be formed, no special device measures such as the oxidation type annealing device proposed in the prior art are required.
【００３５】以上、本発明を実施例に基づき具体的に説
明したが、本発明は前記実施例に限定されるものではな
く、その要旨を逸脱しない範囲において、種々変更可能
であることは言うまでもない。Although the present invention has been specifically described based on the embodiments, it is needless to say that the present invention is not limited to the embodiments and various modifications can be made without departing from the scope of the invention. .
【００３６】[0036]
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果について簡単に説明すれ
ば下記の通りである。The effects obtained by the representative one of the inventions disclosed in the present application will be briefly described as follows.
【００３７】チタンタングステンを配線保護層に用いた
配線構造を有する半導体装置において、配線寿命を延命
化させることができる。In a semiconductor device having a wiring structure using titanium-tungsten as a wiring protection layer, the life of the wiring can be extended.
【００３８】チタンタングステンを配線保護層に用いた
半導体装置の配線を形成する技術において、微粒子の付
着を抑制して従来よりも製品の歩留まりを向上させるこ
とができる。In the technique of forming the wiring of the semiconductor device using titanium tungsten as the wiring protection layer, it is possible to suppress the adhesion of fine particles and improve the yield of the product as compared with the conventional case.
【００３９】アニール処理によりチタンタングステンの
配線保護層と下層の素子との境界部近傍をシリサイド化
してシリサイド層を形成する際、配線保護層の表層部が
酸化されるのを防止する必要がなくなり、アニール装置
に酸化防止のための特殊な装置対策を施す必要がない。When forming the silicide layer by siliciding the vicinity of the boundary between the wiring protection layer of titanium-tungsten and the lower layer element by annealing, it is not necessary to prevent the surface layer of the wiring protection layer from being oxidized. There is no need to take special equipment measures to prevent oxidation in the annealing equipment.
【図１】本発明による一実施例の半導体装置の配線構造
を示す要部断面図である。FIG. 1 is a cross-sectional view of essential parts showing a wiring structure of a semiconductor device according to an embodiment of the present invention.
【図２】図１に示した半導体装置の配線部の形成方法を
示した要部断面図であり、（ａ）図は素子を形成した段
階における図、（ｂ）図は絶縁膜を形成し素子を表面に
露出させた段階における図、（ｃ）図は配線保護層を堆
積させた段階における図である。2A and 2B are cross-sectional views of a main part showing a method for forming a wiring portion of the semiconductor device shown in FIG. 1, where FIG. 2A is a diagram at a stage when an element is formed, and FIG. FIG. 6C is a diagram at the stage where the element is exposed on the surface, and FIG. 7C is a diagram at the stage when the wiring protection layer is deposited.
【図３】図１に示した半導体装置の配線部の形成方法を
示す要部断面図であり、（ａ）図はアニール処理を行っ
てシリサイド層を形成した段階における図、（ｂ）図は
ホトエッチにより所定の配線パターンを形成した段階に
おける図である。3A and 3B are cross-sectional views of a main part showing a method for forming a wiring portion of the semiconductor device shown in FIG. 1, where FIG. 3A is a diagram at a stage when a silicide layer is formed by performing an annealing treatment, and FIG. It is a figure in the stage in which a predetermined wiring pattern was formed by photoetching.
１…シリコン半導体基板、２…拡散層、３…フィールド
酸化膜、４…ゲート酸化膜、５…低圧ＣＶＤ-ＳｉＯ
2層、６…ＢＰＳＧ層、７…コンタクトホール、８…配
線保護層、９…ＴｉＷ酸化膜、１０…シリサイド層、１
１…Ｔｉ層、１２…主配線層、１３…反射防止層、１４
…Ｔｉ-Ａｌ合金層。1 ... Silicon semiconductor substrate, 2 ... Diffusion layer, 3 ... Field oxide film, 4 ... Gate oxide film, 5 ... Low pressure CVD-SiO
2 layers, 6 ... BPSG layer, 7 ... Contact hole, 8 ... Wiring protective layer, 9 ... TiW oxide film, 10 ... Silicide layer, 1
1 ... Ti layer, 12 ... Main wiring layer, 13 ... Antireflection layer, 14
... Ti-Al alloy layer.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 西原 晋治 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 鈴樹 正恭 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 佐原 政司 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 石田 進一 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 阿部 宏美 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 平澤 慶治 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内 (72)発明者 津金 秀明 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 ─────────────────────────────────────────────────── ─── Continuation of front page (72) Shinji Nishihara, 5-20-1, Kamisuihoncho, Kodaira-shi, Tokyo Inventor, Hitachi, Ltd. Semiconductor Division (72) Masayasu Suzuki, 5 Kamimizumoto-cho, Kodaira, Tokyo Hitachi Co., Ltd. Semiconductor Business Division, Hitachi Ltd. (72) Inventor Masaji Sahara 5-20-1, Kamisuihonmachi, Kodaira-shi, Tokyo Metropolitan Semiconductor Division, Hitachi Ltd. (72) Inventor Shinichi Ishida Tokyo 5-20-1 Kamimizuhonmachi, Kodaira-shi, Hitachi, Ltd. Semiconductor Business Department (72) Inventor Hiromi Abe 5-2-1, Kamimizuhoncho, Kodaira-shi, Tokyo Within Hitachi, Ltd. Semiconductor Business Department (72) Inventor Keiji Hirasawa 5-22-1 Kamimizuhoncho, Kodaira-shi, Tokyo Inside Hitachi Microcomputer System Co., Ltd. (72) Inventor Hideaki Tsugane Tokyo 5-20-1 Kamimizuhonmachi, Kodaira
Claims (2)
らなる主配線層がチタンタングステンからなる配線保護
層によって下層から隔離され、かつ、チタン及びタング
ステンの少なくとも一方を含むシリサイド層を介して前
記配線保護層と下層に位置する素子とが電気的に接続さ
れた配線構造を有する半導体装置において、前記配線保
護層の前記主配線側の表層部は酸化されており、前記主
配線層と前記配線保護層との間に該配線保護層側から順
にチタン層と少なくともチタンとアルミニウムとの合金
を含む層とを設けたことを特徴とする半導体装置。1. A main wiring layer made of aluminum or an aluminum alloy is separated from a lower layer by a wiring protection layer made of titanium-tungsten, and a main wiring layer made of aluminum or an aluminum alloy is formed on the wiring protection layer and a lower layer via a silicide layer containing at least one of titanium and tungsten. In a semiconductor device having a wiring structure in which an element to be located is electrically connected, a surface layer portion of the wiring protection layer on the main wiring side is oxidized, and between the main wiring layer and the wiring protection layer. A semiconductor device comprising a titanium layer and a layer containing at least an alloy of titanium and aluminum in this order from the wiring protection layer side.
る工程と、該素子形成面上に層間絶縁膜を形成し前記素
子を前記主面側の表面に露出させる工程と、前記層間絶
縁膜及び前記素子露出面にチタンタングステンからなる
配線保護層を堆積させる工程と、アニール処理を行って
前記配線保護層と前記素子との境界部近傍をシリサイド
化してチタン及びタングステンの少なくとも一方を含む
シリサイド層を形成するとともに前記配線保護層の表層
部を酸化する工程と、前記配線保護層の上に順次チタン
層とアルミニウムまたはアルミニウム合金からなる主配
線層を堆積させる工程と、前記配線保護層と前記チタン
層と前記主配線層とからなる配線部層の不要な部分を食
刻して所定の配線パターンを形成する工程と、熱処理を
行って前記チタン層と前記主配線層との界面に少なくと
もチタンとアルミニウムとの合金を含む層を形成する工
程とを有することを特徴とする半導体装置の製造方法。2. A step of forming a plurality of elements on a main surface of a semiconductor substrate, a step of forming an interlayer insulating film on the element forming surface to expose the elements to the surface on the main surface side, the interlayer insulating film. A step of depositing a wiring protection layer made of titanium-tungsten on the film and the exposed surface of the element; and an annealing treatment to silicide the vicinity of the boundary between the wiring protection layer and the element to silicide containing at least one of titanium and tungsten. Forming a layer and oxidizing a surface layer portion of the wiring protection layer; a step of sequentially depositing a titanium layer and a main wiring layer made of aluminum or an aluminum alloy on the wiring protection layer; A step of etching an unnecessary portion of a wiring part layer composed of a titanium layer and the main wiring layer to form a predetermined wiring pattern; And a step of forming a layer containing at least an alloy of titanium and aluminum at the interface between the main wiring layer and the main wiring layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15360994A JPH0822966A (en) | 1994-07-05 | 1994-07-05 | Semiconductor device and its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15360994A JPH0822966A (en) | 1994-07-05 | 1994-07-05 | Semiconductor device and its manufacture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0822966A true JPH0822966A (en) | 1996-01-23 |
Family
ID=15566233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15360994A Withdrawn JPH0822966A (en) | 1994-07-05 | 1994-07-05 | Semiconductor device and its manufacture |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0822966A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10135212A (en) * | 1996-10-30 | 1998-05-22 | Sgs Thomson Microelectron Inc | Low temp. aluminum reflow for multilayer metallization |
-
1994
- 1994-07-05 JP JP15360994A patent/JPH0822966A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10135212A (en) * | 1996-10-30 | 1998-05-22 | Sgs Thomson Microelectron Inc | Low temp. aluminum reflow for multilayer metallization |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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