JPH07201842A - Manufacturing for semiconductor device - Google Patents

Manufacturing for semiconductor device

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JPH07201842A
JPH07201842A JP35186993A JP35186993A JPH07201842A JP H07201842 A JPH07201842 A JP H07201842A JP 35186993 A JP35186993 A JP 35186993A JP 35186993 A JP35186993 A JP 35186993A JP H07201842 A JPH07201842 A JP H07201842A
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JP
Japan
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region
film
opening
silicon nitride
nitride film
Prior art date
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Withdrawn
Application number
JP35186993A
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Japanese (ja)
Inventor
Kaoru Sato
薫 佐藤
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Nippon Steel Corp
Original Assignee
Nippon Steel Corp
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Publication date
Application filed by Nippon Steel Corp filed Critical Nippon Steel Corp
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Abstract

PURPOSE:To make it possible to form a gettering region in a scribing line on a face of a wafer while a field oxide film is formed. CONSTITUTION:A field oxide film 5 is formed in a PBLOCOS method. In a gettering region 9, a silicon substrate 1 is selectively oxidized after a polysilicon film 3 for relaxation of stress is removed. Then, the stress to the silicon substrate 1 is enlarged so that a large amount of crystal defects 7 as a gettering source is induced in the silicon substrate 1.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に、素子特性を劣化させる不純物及び結晶欠陥
を素子領域から排除するゲッタリング技術に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a gettering technique for eliminating impurities and crystal defects that deteriorate element characteristics from an element region.

【0002】[0002]

【従来の技術】半導体装置の製造工程において、デバイ
スの内部にNa、Kなどのアルカリ金属、FeやCuな
どの重金属あるいは結晶欠陥が存在すると、素子特性の
劣化を引き起こすため、これらの不純物や結晶欠陥を高
温処理により素子領域外に偏析させて取り除くゲッタリ
ングという処理が行われている。
2. Description of the Related Art In the process of manufacturing a semiconductor device, if an alkali metal such as Na or K, a heavy metal such as Fe or Cu, or a crystal defect is present inside the device, deterioration of the device characteristics is caused, so that impurities and crystals of these elements are generated. A process called gettering is performed to remove defects by segregating them outside the element region by high temperature processing.

【0003】ゲッタリング処理としては、基板内に存在
する酸素を利用するイントリンシックゲッタリングや例
えば半導体基板の裏面に歪層を形成しそこに不純物をト
ラップさせるようにしたエクストリンシックゲッタリン
グがある。
As the gettering treatment, there are intrinsic gettering utilizing oxygen existing in the substrate and extrinsic gettering in which a strained layer is formed on the back surface of a semiconductor substrate and impurities are trapped therein.

【0004】[0004]

【発明が解決しようとする課題】しかしながら、イント
リンシックゲッタリングでは、基板内部に酸素析出欠陥
を形成するための工程が必要となることや、ウエハの反
りが発生しやすくなるという問題があった。
However, the intrinsic gettering has a problem that a step for forming oxygen precipitation defects inside the substrate is required and that the wafer is likely to be warped.

【0005】また、半導体基板の裏面に歪層を形成する
方法では、半導体基板の裏面側をゲッタリング領域とし
て用いるため、基板表面側でのゲッタリング効果が小さ
いという問題があった。
Further, in the method of forming the strained layer on the back surface of the semiconductor substrate, since the back surface side of the semiconductor substrate is used as the gettering region, there is a problem that the gettering effect on the front surface side of the substrate is small.

【0006】そこで、本発明の目的は、工程数をそれ程
増加させることなく半導体基板の表面側にゲッタリング
領域を形成できる半導体装置の製造方法を提供すること
である。
Therefore, an object of the present invention is to provide a method of manufacturing a semiconductor device which can form a gettering region on the front surface side of a semiconductor substrate without increasing the number of steps so much.

【0007】[0007]

【課題を解決するための手段】上述した課題を解決する
ために、本発明の半導体装置の製造方法は、素子分離領
域とこの素子分離領域で囲まれた素子形成領域とからな
る素子領域及びこの素子領域の近傍部分を有する半導体
基板の上に多結晶シリコン膜を形成する工程と、上記多
結晶シリコン膜の上に窒化シリコン膜を形成する工程
と、上記素子領域の上の上記窒化シリコン膜を局部的に
エッチングして上記素子分離領域の上に第1の開口を形
成するとともに、上記素子領域の近傍部分の上の上記窒
化シリコン膜を局部的にエッチングしてその所定位置に
第2の開口を形成し、さらに、上記第2の開口を通じて
上記多結晶シリコン膜を局部的にエッチングして、上記
窒化シリコン膜の上記第2の開口に連続した第3の開口
を上記多結晶シリコン膜に形成する工程と、上記素子領
域において上記窒化シリコン膜の上記第1の開口を通じ
て上記多結晶シリコン膜及び上記半導体基板をそれぞれ
酸化すると同時に、上記素子領域の近傍部分において上
記窒化シリコン膜の上記第2の開口及び上記多結晶シリ
コン膜の上記第3の開口を通じて上記半導体基板の表面
を酸化する工程と、上記窒化シリコン膜及び上記多結晶
シリコン膜をそれぞれ除去する工程とを有する。
In order to solve the above-mentioned problems, a method of manufacturing a semiconductor device according to the present invention provides an element region including an element isolation region and an element formation region surrounded by the element isolation region, and A step of forming a polycrystalline silicon film on a semiconductor substrate having a portion near the element region; a step of forming a silicon nitride film on the polycrystalline silicon film; and a step of forming the silicon nitride film on the element region. The first opening is locally formed by etching to form the first opening on the element isolation region, and the silicon nitride film on a portion near the element area is locally etched to form a second opening at a predetermined position. And further locally etching the polycrystalline silicon film through the second opening to form a third opening continuous with the second opening of the silicon nitride film into the polycrystalline silicon film. Forming the film and oxidizing the polycrystalline silicon film and the semiconductor substrate through the first opening of the silicon nitride film in the device region, and at the same time, in the vicinity of the device region, the silicon nitride film The method includes the step of oxidizing the surface of the semiconductor substrate through the second opening and the third opening of the polycrystalline silicon film, and the step of removing the silicon nitride film and the polycrystalline silicon film, respectively.

【0008】本発明の一態様では、上記半導体基板の上
に酸化シリコン膜を形成した後、上記多結晶シリコン膜
を形成する。
In one aspect of the present invention, after forming a silicon oxide film on the semiconductor substrate, the polycrystalline silicon film is formed.

【0009】本発明の一態様では、素子分離領域とこの
素子分離領域で囲まれた素子形成領域とからなる素子領
域及びこの素子領域の近傍部分を有する半導体基板の上
に多結晶シリコン膜を形成する工程と、上記素子領域の
近傍部分の上の上記多結晶シリコン膜を除去する工程
と、全面に窒化シリコン膜を形成する工程と、上記窒化
シリコン膜を局部的にエッチングして、上記素子分離領
域の上に第1の開口を形成するとともに、上記素子領域
の近傍部分の上の所定位置に第2の開口を形成する工程
と、上記素子領域において上記窒化シリコン膜の上記第
1の開口を通じて上記多結晶シリコン膜及び上記半導体
基板をそれぞれ酸化すると同時に、上記素子領域の近傍
部分において上記窒化シリコン膜の上記第2の開口を通
じて上記半導体基板の表面を酸化する工程と、上記窒化
シリコン膜及び上記多結晶シリコン膜をそれぞれ除去す
る工程とを有する。
According to one aspect of the present invention, a polycrystalline silicon film is formed on a semiconductor substrate having an element region including an element isolation region and an element formation region surrounded by the element isolation region and a portion near the element region. And the step of removing the polycrystalline silicon film on a portion in the vicinity of the element region, the step of forming a silicon nitride film on the entire surface, the silicon nitride film is locally etched, and the element isolation is performed. Forming a first opening on the region and forming a second opening at a predetermined position on the vicinity of the device region; and through the first opening of the silicon nitride film in the device region. The polycrystalline silicon film and the semiconductor substrate are respectively oxidized, and at the same time, the semiconductor substrate is passed through the second opening of the silicon nitride film in the vicinity of the element region. And a step of oxidizing the surface, and removing the silicon nitride film and the polycrystalline silicon film, respectively.

【0010】[0010]

【作用】本発明においては、半導体基板と窒化シリコン
膜との間に応力緩和のための多結晶シリコン膜を介在さ
せたいわゆるポリシリバッファードLOCOS(PBL
OCOS)法を実施する際、素子領域の近傍部分の多結
晶シリコン膜を局部的又は全体的に除去してその部分の
半導体基板を選択酸化することにより、素子領域の近傍
部分では半導体基板にかかる応力を大きくし、その部分
に多量の結晶欠陥を誘起して、ゲッタリング領域を形成
する。これにより、半導体基板の表面に素子分離領域と
ゲッタリング領域とを同時に形成することができ、しか
も、ゲッタリング領域を形成するための特別の工程が不
要で、従来のPBLOCOS法と殆ど変わらない工程数
で実現することができる。
In the present invention, a so-called poly-silicon buffered LOCOS (PBL) in which a polycrystalline silicon film for stress relaxation is interposed between the semiconductor substrate and the silicon nitride film.
When the OCOS) method is carried out, the polycrystalline silicon film in the vicinity of the element region is locally or entirely removed and the semiconductor substrate in that part is selectively oxidized, so that the semiconductor substrate is applied in the vicinity of the element region. The stress is increased, a large amount of crystal defects are induced in that portion, and a gettering region is formed. As a result, a device isolation region and a gettering region can be simultaneously formed on the surface of the semiconductor substrate, and a special process for forming the gettering region is unnecessary, which is almost the same as the conventional PBLOCOS method. Can be realized in numbers.

【0011】また、ゲッタリング領域を半導体基板の表
面側の素子領域の近傍部分に形成するので、基板表面側
からの汚染等に対するゲッタリングの効果が大きい。
Further, since the gettering region is formed in the vicinity of the element region on the front surface side of the semiconductor substrate, the gettering effect against the contamination from the front surface side of the substrate is great.

【0012】[0012]

【実施例】以下、本発明を実施例につき添付図面を参照
しながら説明する。
DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the accompanying drawings with reference to the embodiments.

【0013】図1は、本発明の第1実施例による素子分
離領域及びゲッタリング領域の形成方法を工程順に示す
概略断面図である。各図において、素子分離領域とこの
素子分離領域で囲まれた素子形成領域とからなる素子領
域8の部分を左側に、素子領域の近傍部分9、例えばス
クライブラインの部分を右側にそれぞれ示す。
FIG. 1 is a schematic cross-sectional view showing a method of forming an element isolation region and a gettering region according to the first embodiment of the present invention in the order of steps. In each figure, a portion of an element region 8 including an element isolation region and an element formation region surrounded by the element isolation region is shown on the left side, and a portion 9 near the element region, for example, a scribe line portion is shown on the right side.

【0014】まず、図1(a)に示すように、水蒸気や
酸素などの酸化雰囲気中での熱酸化により、シリコン基
板1上に200〜400Åの厚みの酸化シリコン膜2を
形成する。
First, as shown in FIG. 1A, a silicon oxide film 2 having a thickness of 200 to 400 Å is formed on a silicon substrate 1 by thermal oxidation in an oxidizing atmosphere of water vapor or oxygen.

【0015】次に、化学気相成長法により、500〜1
000Åの厚みの多結晶シリコン膜3を全面に形成す
る。
Next, by a chemical vapor deposition method, 500 to 1
A polycrystalline silicon film 3 having a thickness of 000Å is formed on the entire surface.

【0016】次に、化学気相成長法により、1500Å
の厚みの窒化シリコン膜4を全面に形成する。
Next, by chemical vapor deposition method, 1500 Å
A silicon nitride film 4 having a thickness of 1 is formed on the entire surface.

【0017】次に、図1(b)に示すように、フォトエ
ッチング技術により、素子領域8の窒化シリコン膜4に
開口10を形成するとともに、素子領域近傍部分9の窒
化シリコン膜4に開口11を形成する。さらに、素子領
域8の全体をフォトレジストで覆った後、素子領域近傍
部分9において、窒化シリコン膜4をマスクとしたエッ
チングを行い、多結晶シリコン膜3に開口11に連続し
た開口を形成する。
Next, as shown in FIG. 1B, an opening 10 is formed in the silicon nitride film 4 in the element region 8 by a photoetching technique, and an opening 11 is formed in the silicon nitride film 4 in the portion 9 near the element region. To form. Further, after covering the entire element region 8 with photoresist, etching is performed in the portion 9 near the element region using the silicon nitride film 4 as a mask to form an opening continuous with the opening 11 in the polycrystalline silicon film 3.

【0018】次に、図1(c)に示すように、窒化シリ
コン膜4を耐酸化膜とした熱酸化を行い、素子領域8で
は、多結晶シリコン膜3及びシリコン基板1を選択酸化
して酸化シリコン膜5を形成するとともに、素子領域近
傍部分9では、シリコン基板1の表面部分を選択酸化し
て酸化シリコン膜6を形成する。熱酸化は、所望のフィ
ールド酸化膜厚を得られる条件で行う。本実施例では、
パイロ酸化で温度900〜1000℃で90分とする。
Next, as shown in FIG. 1C, thermal oxidation is performed using the silicon nitride film 4 as an oxidation resistant film, and in the element region 8, the polycrystalline silicon film 3 and the silicon substrate 1 are selectively oxidized. In addition to forming the silicon oxide film 5, the surface portion of the silicon substrate 1 is selectively oxidized in the element region vicinity portion 9 to form the silicon oxide film 6. The thermal oxidation is performed under the condition that a desired field oxide film thickness can be obtained. In this embodiment,
Pyrooxidation is performed at a temperature of 900 to 1000 ° C. for 90 minutes.

【0019】この時、素子領域8では、PBLOCOS
法によるフィールド酸化膜である酸化シリコン膜5が形
成されるが、素子領域近傍部分9では、多結晶シリコン
膜3の開口部分のシリコン基板1を熱酸化するので、酸
化シリコン膜6の体積膨張時にシリコン基板1にかかる
応力が大きくなり、シリコン基板1内に比較的多量の結
晶欠陥7が誘起される。これらの結晶欠陥7は、重金属
などの不純物をトラップすることができるので、ゲッタ
リング源として用いることができる。
At this time, in the element region 8, PBLOCOS
Although a silicon oxide film 5 which is a field oxide film is formed by the method, the silicon substrate 1 in the opening portion of the polycrystalline silicon film 3 is thermally oxidized in the portion 9 in the vicinity of the element region. Therefore, when the silicon oxide film 6 is expanded in volume. The stress applied to the silicon substrate 1 increases, and a relatively large amount of crystal defects 7 are induced in the silicon substrate 1. Since these crystal defects 7 can trap impurities such as heavy metals, they can be used as a gettering source.

【0020】次に、図1(d)に示すように、窒化シリ
コン膜4、多結晶シリコン膜3及び酸化シリコン膜2を
それぞれ除去する。なお、必要な場合には、さらに結晶
欠陥7上の酸化シリコン膜6を全て除去してもよい。
Next, as shown in FIG. 1D, the silicon nitride film 4, the polycrystalline silicon film 3 and the silicon oxide film 2 are removed. If necessary, the silicon oxide film 6 on the crystal defects 7 may be entirely removed.

【0021】以上の工程により、PBLOCOS法と同
様のフィールド酸化膜5と素子領域近傍部分のゲッタリ
ング領域とを同時に形成することができる。
Through the above steps, the field oxide film 5 and the gettering region in the vicinity of the element region can be simultaneously formed as in the PBLOCOS method.

【0022】図2は、本発明の第2実施例による素子分
離領域及びゲッタリング領域の形成方法を工程順に示す
概略断面図である。各図において、素子分離領域とこの
素子分離領域で囲まれた素子形成領域とからなる素子領
域8の部分を左側に、素子領域の近傍部分9、例えばス
クライブラインの部分を右側にそれぞれ示す。
FIG. 2 is a schematic sectional view showing a method of forming an element isolation region and a gettering region according to a second embodiment of the present invention in the order of steps. In each figure, a portion of an element region 8 including an element isolation region and an element formation region surrounded by the element isolation region is shown on the left side, and a portion 9 near the element region, for example, a scribe line portion is shown on the right side.

【0023】まず、図2(a)に示すように、水蒸気や
酸素などの酸化雰囲気中での熱酸化により、シリコン基
板1上に200〜400Åの厚みの酸化シリコン膜2を
形成する。
First, as shown in FIG. 2A, a silicon oxide film 2 having a thickness of 200 to 400 Å is formed on the silicon substrate 1 by thermal oxidation in an oxidizing atmosphere of water vapor, oxygen or the like.

【0024】次に、化学気相成長法により、500〜1
000Åの厚みの多結晶シリコン膜3を全面に形成す
る。
Next, by a chemical vapor deposition method, 500 to 1
A polycrystalline silicon film 3 having a thickness of 000Å is formed on the entire surface.

【0025】次に、素子領域8の部分をレジストでマス
クし、素子領域近傍部分9の多結晶シリコン膜3を全て
エッチング除去する。
Next, the portion of the element region 8 is masked with a resist, and the polycrystalline silicon film 3 in the portion 9 in the vicinity of the element region is removed by etching.

【0026】次に、図2(b)に示すように、化学気相
成長法により、1500Åの厚みの窒化シリコン膜4を
全面に形成する。
Next, as shown in FIG. 2B, a silicon nitride film 4 having a thickness of 1500 Å is formed on the entire surface by chemical vapor deposition.

【0027】次に、図2(c)に示すように、フォトエ
ッチング技術により、素子領域8及び素子領域近傍部分
9の窒化シリコン膜4にそれぞれ開口10、11を形成
する。
Next, as shown in FIG. 2C, openings 10 and 11 are formed in the silicon nitride film 4 in the element region 8 and the element region vicinity portion 9 by a photoetching technique.

【0028】次に、図2(d)に示すように、窒化シリ
コン膜4を耐酸化膜とした熱酸化を行い、素子領域8で
は、開口10下の多結晶シリコン膜3及びシリコン基板
1を選択酸化して酸化シリコン膜5を形成するととも
に、素子領域近傍部分9では、開口11下のシリコン基
板1の表面部分を選択酸化して酸化シリコン膜6を形成
する。熱酸化は、所望のフィールド酸化膜厚を得られる
条件で行う。本実施例では、パイロ酸化で温度900〜
1000℃で90分とする。
Next, as shown in FIG. 2D, thermal oxidation is performed using the silicon nitride film 4 as an oxidation resistant film, and in the element region 8, the polycrystalline silicon film 3 and the silicon substrate 1 below the opening 10 are removed. The silicon oxide film 5 is selectively oxidized to form the silicon oxide film 5, and the silicon oxide film 6 is formed by selectively oxidizing the surface portion of the silicon substrate 1 below the opening 11 in the element region vicinity portion 9. The thermal oxidation is performed under the condition that a desired field oxide film thickness can be obtained. In the present embodiment, the temperature is 900-
90 minutes at 1000 ° C.

【0029】この時、素子領域8では、PBLOCOS
法によるフィールド酸化膜である酸化シリコン膜5が形
成されるが、素子領域近傍部分9では、応力緩和のため
の多結晶シリコン膜3が存在しないので、酸化シリコン
膜6の体積膨張時にシリコン基板1にかかる応力が大き
くなり、シリコン基板1内に比較的多量の結晶欠陥7が
誘起される。これらの結晶欠陥7は、重金属などの不純
物をトラップすることができるので、ゲッタリング源と
して用いることができる。
At this time, in the element region 8, PBLOCOS
A silicon oxide film 5 which is a field oxide film is formed by the method, but since the polycrystalline silicon film 3 for stress relaxation does not exist in the portion 9 near the element region, the silicon substrate 1 is expanded when the silicon oxide film 6 is expanded in volume. The stress applied to the substrate becomes large, and a relatively large amount of crystal defects 7 are induced in the silicon substrate 1. Since these crystal defects 7 can trap impurities such as heavy metals, they can be used as a gettering source.

【0030】次に、図2(e)に示すように、窒化シリ
コン膜4、多結晶シリコン膜3及び酸化シリコン膜2を
それぞれ除去する。なお、必要な場合には、さらに結晶
欠陥7上の酸化シリコン膜6を全て除去してもよい。
Next, as shown in FIG. 2E, the silicon nitride film 4, the polycrystalline silicon film 3 and the silicon oxide film 2 are removed. If necessary, the silicon oxide film 6 on the crystal defects 7 may be entirely removed.

【0031】以上、本発明の実施例を説明したが、本発
明は上述した実施例に限定されるものではなく、上述し
た実施例は本発明の技術的思想に基づいて各種の有効な
変更ならびに応用が可能である。例えば、ゲッタリング
領域は、デバイスの素子領域近傍のゲッタリング源とし
て有効な領域で、デバイスの電気的特性に悪影響を及ぼ
さない領域を選べばよく、スクライブライン以外に、例
えば、チップの周辺部分に形成することもできる。ま
た、酸化シリコン膜2は、本来、PBLOCOS法にお
いてシリコン基板1への応力を緩和するために設けられ
るものであり、従って、素子領域近傍部分9では、この
酸化シリコン膜2を除去若しくは予め形成せずに、多結
晶シリコン膜3又は窒化シリコン膜4を直接シリコン基
板1上に形成してもよい。
Although the embodiments of the present invention have been described above, the present invention is not limited to the above-mentioned embodiments, and the above-mentioned embodiments are based on the technical idea of the present invention and various effective modifications and It can be applied. For example, the gettering region is a region that is effective as a gettering source in the vicinity of the device region of the device, and it suffices to select a region that does not adversely affect the electrical characteristics of the device, and other than the scribe line, for example, in the peripheral portion of the chip. It can also be formed. Further, the silicon oxide film 2 is originally provided to relieve stress on the silicon substrate 1 in the PBLOCOS method. Therefore, in the portion 9 near the element region, the silicon oxide film 2 should be removed or previously formed. Alternatively, the polycrystalline silicon film 3 or the silicon nitride film 4 may be directly formed on the silicon substrate 1.

【0032】[0032]

【発明の効果】本発明によれば、PBLOCSO法によ
り素子分離絶縁膜を形成すると同時に、半導体基板の表
面側の素子領域近傍部分にゲッタリング領域を形成する
ことができる。従って、従来の半導体装置の製造工程数
をそれ程増加させることなく、有効なゲッタリング領域
を形成することができる。
According to the present invention, the gettering region can be formed near the device region on the front surface side of the semiconductor substrate at the same time as forming the device isolation insulating film by the PBLOCSO method. Therefore, an effective gettering region can be formed without increasing the number of manufacturing steps of the conventional semiconductor device.

【0033】また、ゲッタリング領域を半導体基板の表
面側に形成するので、ゲッタリング領域を素子領域の近
傍部分に形成することができ、表面からの汚染などに対
するゲッタリング効果を大きくすることができる。
Further, since the gettering region is formed on the surface side of the semiconductor substrate, the gettering region can be formed in the vicinity of the element region, and the gettering effect against the contamination from the surface can be enhanced. .

【0034】この結果、半導体装置の性能と信頼性を向
上できるとともに、製造歩留りやスループットを向上さ
せることができる。
As a result, the performance and reliability of the semiconductor device can be improved, and the manufacturing yield and throughput can be improved.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の第1実施例による素子分離領域及びゲ
ッタリング領域の形成方法を工程順に示す概略断面図で
ある。
FIG. 1 is a schematic cross-sectional view showing a method of forming an element isolation region and a gettering region according to a first embodiment of the present invention in the order of steps.

【図2】本発明の第2実施例による素子分離領域及びゲ
ッタリング領域の形成方法を工程順に示す概略断面図で
ある。
FIG. 2 is a schematic cross-sectional view showing a method of forming an element isolation region and a gettering region according to a second embodiment of the present invention in the order of steps.

【符号の説明】[Explanation of symbols]

1 シリコン基板 2 酸化シリコン膜 3 多結晶シリコン膜 4 窒化シリコン膜 5 酸化シリコン膜(フィールド酸化膜) 6 酸化シリコン膜(ゲッタリング領域) 7 結晶欠陥 8 素子領域 9 素子領域近傍部分 10、11 開口 1 Silicon Substrate 2 Silicon Oxide Film 3 Polycrystalline Silicon Film 4 Silicon Nitride Film 5 Silicon Oxide Film (Field Oxide Film) 6 Silicon Oxide Film (Gettering Region) 7 Crystal Defects 8 Element Region 9 Element Area Neighboring Area 10, 11 Opening

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/301 H01L 21/78 L ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Office reference number FI Technical display location H01L 21/301 H01L 21/78 L

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】 素子分離領域とこの素子分離領域で囲ま
れた素子形成領域とからなる素子領域及びこの素子領域
の近傍部分を有する半導体基板の上に多結晶シリコン膜
を形成する工程と、 上記多結晶シリコン膜の上に窒化シリコン膜を形成する
工程と、 上記素子領域の上の上記窒化シリコン膜を局部的にエッ
チングして上記素子分離領域の上に第1の開口を形成す
るとともに、上記素子領域の近傍部分の上の上記窒化シ
リコン膜を局部的にエッチングしてその所定位置に第2
の開口を形成し、さらに、上記第2の開口を通じて上記
多結晶シリコン膜を局部的にエッチングして、上記窒化
シリコン膜の上記第2の開口に連続した第3の開口を上
記多結晶シリコン膜に形成する工程と、 上記素子領域において上記窒化シリコン膜の上記第1の
開口を通じて上記多結晶シリコン膜及び上記半導体基板
をそれぞれ酸化すると同時に、上記素子領域の近傍部分
において上記窒化シリコン膜の上記第2の開口及び上記
多結晶シリコン膜の上記第3の開口を通じて上記半導体
基板の表面を酸化する工程と、 上記窒化シリコン膜及び上記多結晶シリコン膜をそれぞ
れ除去する工程とを有することを特徴とする半導体装置
の製造方法。
1. A step of forming a polycrystalline silicon film on a semiconductor substrate having an element region including an element isolation region and an element formation region surrounded by the element isolation region, and a portion in the vicinity of the element region, Forming a silicon nitride film on the polycrystalline silicon film, locally etching the silicon nitride film on the device region to form a first opening on the device isolation region, and The silicon nitride film above the portion near the element region is locally etched to form a second
Is formed, and the polycrystalline silicon film is locally etched through the second opening to form a third opening continuous with the second opening of the silicon nitride film in the polycrystalline silicon film. And oxidizing the polycrystalline silicon film and the semiconductor substrate through the first opening of the silicon nitride film in the element region, and at the same time, in the vicinity of the element region, the first portion of the silicon nitride film And a step of oxidizing the surface of the semiconductor substrate through the second opening and the third opening of the polycrystalline silicon film, and a step of removing the silicon nitride film and the polycrystalline silicon film, respectively. Manufacturing method of semiconductor device.
【請求項2】 上記半導体基板の上に酸化シリコン膜を
形成した後、上記多結晶シリコン膜を形成することを特
徴とする請求項1に記載の半導体装置の製造方法。
2. The method of manufacturing a semiconductor device according to claim 1, wherein the polycrystalline silicon film is formed after forming a silicon oxide film on the semiconductor substrate.
【請求項3】 素子分離領域とこの素子分離領域で囲ま
れた素子形成領域とからなる素子領域及びこの素子領域
の近傍部分を有する半導体基板の上に多結晶シリコン膜
を形成する工程と、 上記素子領域の近傍部分の上の上記多結晶シリコン膜を
除去する工程と、 全面に窒化シリコン膜を形成する工程と、 上記窒化シリコン膜を局部的にエッチングして、上記素
子分離領域の上に第1の開口を形成するとともに、上記
素子領域の近傍部分の上の所定位置に第2の開口を形成
する工程と、 上記素子領域において上記窒化シリコン膜の上記第1の
開口を通じて上記多結晶シリコン膜及び上記半導体基板
をそれぞれ酸化すると同時に、上記素子領域の近傍部分
において上記窒化シリコン膜の上記第2の開口を通じて
上記半導体基板の表面を酸化する工程と、 上記窒化シリコン膜及び上記多結晶シリコン膜をそれぞ
れ除去する工程とを有することを特徴とする半導体装置
の製造方法。
3. A step of forming a polycrystalline silicon film on a semiconductor substrate having an element region including an element isolation region and an element formation region surrounded by the element isolation region, and a portion near the element region, A step of removing the polycrystalline silicon film on a portion near the element region, a step of forming a silicon nitride film on the entire surface, and a step of locally etching the silicon nitride film to form a first layer on the element isolation region. Forming the first opening and forming a second opening at a predetermined position on the vicinity of the element region, and the polycrystalline silicon film through the first opening of the silicon nitride film in the element region. And simultaneously oxidizing the semiconductor substrate, and simultaneously oxidizing the surface of the semiconductor substrate through the second opening of the silicon nitride film in the vicinity of the element region. Degree and method of manufacturing a semiconductor device characterized by a step of removing each said silicon nitride film and the polycrystalline silicon film.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005228931A (en) * 2004-02-13 2005-08-25 Denso Corp Semiconductor device and its manufacturing method
US7232742B1 (en) * 1999-11-26 2007-06-19 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device that includes forming a material with a high tensile stress in contact with a semiconductor film to getter impurities from the semiconductor film
WO2013046377A1 (en) * 2011-09-28 2013-04-04 トヨタ自動車株式会社 Semiconductor device and method for manufacturing same

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7232742B1 (en) * 1999-11-26 2007-06-19 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device that includes forming a material with a high tensile stress in contact with a semiconductor film to getter impurities from the semiconductor film
JP2005228931A (en) * 2004-02-13 2005-08-25 Denso Corp Semiconductor device and its manufacturing method
WO2013046377A1 (en) * 2011-09-28 2013-04-04 トヨタ自動車株式会社 Semiconductor device and method for manufacturing same
US8659052B2 (en) 2011-09-28 2014-02-25 Toyota Jidosha Kabushiki Kaisha Semiconductor device and method for manufacturing the same
JP5488687B2 (en) * 2011-09-28 2014-05-14 トヨタ自動車株式会社 Semiconductor device and manufacturing method thereof
JPWO2013046377A1 (en) * 2011-09-28 2015-03-26 トヨタ自動車株式会社 Semiconductor device and manufacturing method thereof

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