JPH082182B2 - 整流回路 - Google Patents
整流回路Info
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- JPH082182B2 JPH082182B2 JP56111076A JP11107681A JPH082182B2 JP H082182 B2 JPH082182 B2 JP H082182B2 JP 56111076 A JP56111076 A JP 56111076A JP 11107681 A JP11107681 A JP 11107681A JP H082182 B2 JPH082182 B2 JP H082182B2
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- emitter
- base
- collector
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
- H02M7/02—Conversion of ac power input into dc power output without possibility of reversal
- H02M7/04—Conversion of ac power input into dc power output without possibility of reversal by static converters
- H02M7/12—Conversion of ac power input into dc power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M7/21—Conversion of ac power input into dc power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M7/217—Conversion of ac power input into dc power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Rectifiers (AREA)
- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】 この発明は、例えば交流波のレベル検出あるいは振幅
制御等に使用される整流回路に関する。
制御等に使用される整流回路に関する。
従来、整流回路にはダイオード，サイリスタ等の整流
素子が用いられている。しかし、例えばダイオードを用
いて交流波信号の最大値レベルの検出を行なう場合は、
出力される整流波は接地電位を基準にして出力されるた
め出力信号の使用範囲が限定されてしまう。また、入力
信号が微小の場合ダイオードの順電流IF以下の非線形領
域では整流出力が得られないため、微小信号入力時には
出力信号の誤差が大きくなってしまい、この誤差を補正
するためには複雑な回路構成を必要とする欠点があっ
た。
素子が用いられている。しかし、例えばダイオードを用
いて交流波信号の最大値レベルの検出を行なう場合は、
出力される整流波は接地電位を基準にして出力されるた
め出力信号の使用範囲が限定されてしまう。また、入力
信号が微小の場合ダイオードの順電流IF以下の非線形領
域では整流出力が得られないため、微小信号入力時には
出力信号の誤差が大きくなってしまい、この誤差を補正
するためには複雑な回路構成を必要とする欠点があっ
た。
この発明は上記のような事情に鑑みてなされたもの
で、その目的とするところは、整流出力の同相電圧を接
地基準と電源基準にでき、増幅率を抵抗比とカレントミ
ラー電流伝達比とから自由に設定でき、且つ入力信号の
振幅が小さくても精度の高い整流出力が得られ、回路も
複雑化しない整流回路を提供することである。
で、その目的とするところは、整流出力の同相電圧を接
地基準と電源基準にでき、増幅率を抵抗比とカレントミ
ラー電流伝達比とから自由に設定でき、且つ入力信号の
振幅が小さくても精度の高い整流出力が得られ、回路も
複雑化しない整流回路を提供することである。
以下、この発明の一実施例について図面を参照して説
明する。
明する。
第１図はその基本原理を示す図で、トランジスタQ1の
ベースをバイアス回路11で導通設定し、このトランジス
タQ1のコレクタに電源VCCから負荷12を介して電流を供
給する。そして、上記トランジスタQ1のエミッタに入力
電圧を電流に変換する抵抗R1を介して交流の入力信号V
INを供給して、このトランジスタQ1のコレクタから半波
整流出力VOUT1を得るようにして成る。この場合、図に
おける破線の矢印13に示すように、負荷12の電流の状態
をセンスしてバイアス回路11を駆動すれば、より正確な
半波整流出力VOUT1が得られる。
ベースをバイアス回路11で導通設定し、このトランジス
タQ1のコレクタに電源VCCから負荷12を介して電流を供
給する。そして、上記トランジスタQ1のエミッタに入力
電圧を電流に変換する抵抗R1を介して交流の入力信号V
INを供給して、このトランジスタQ1のコレクタから半波
整流出力VOUT1を得るようにして成る。この場合、図に
おける破線の矢印13に示すように、負荷12の電流の状態
をセンスしてバイアス回路11を駆動すれば、より正確な
半波整流出力VOUT1が得られる。
この原理に基づく整流回路では、トランジスタQ1のエ
ミッタの電位が実質的に０と仮定する。
ミッタの電位が実質的に０と仮定する。
一般に、トランジスタのベース・エミッタ間の電圧V
BEは、コレクタ電流ICの対数に比例することが知られて
いる。
BEは、コレクタ電流ICの対数に比例することが知られて
いる。
VT:熱電圧 VC:コレクタ電流 VS:逆バイアスリーク電流 つまり本回路の入力電圧VINの振幅が大きくなれば抵
抗R1を流れる電流も大きくなり、トランジスタQ1のコレ
クタ電流も大きくなる。その結果、トランジスタQ1のベ
ース・エミッタ間電圧も大きくなる。
抗R1を流れる電流も大きくなり、トランジスタQ1のコレ
クタ電流も大きくなる。その結果、トランジスタQ1のベ
ース・エミッタ間電圧も大きくなる。
負荷12に流れる電流を検出して、矢印13に示すよう
に、バイアス回路11の出力電位を制御することにより、
トランジスタQ1のエミッタ電位を入力電圧VINの振幅に
よらずほぼ０にすることができる。
に、バイアス回路11の出力電位を制御することにより、
トランジスタQ1のエミッタ電位を入力電圧VINの振幅に
よらずほぼ０にすることができる。
このような構成によれば、半波整流出力VOUT1は、電
源VCCを基準電位とした整流波となり、その使用範囲を
広げることができるばかりでなく、ダイオードを使用し
た場合の順電流IF特性はないため、簡単な回路構成で精
度の高い整流出力が得られるようになる。
源VCCを基準電位とした整流波となり、その使用範囲を
広げることができるばかりでなく、ダイオードを使用し
た場合の順電流IF特性はないため、簡単な回路構成で精
度の高い整流出力が得られるようになる。
第２図は、上記第１図の回路を簡略化した変形例を示
すもので、トランジスタQ1のベースを定電圧電源V1（例
えば0.7V）で導通設定し、このトランジスタQ1のコレク
タに抵抗R2を介して電源VCCを供給する。そして、上記
トランジスタQ1のエミッタに抵抗R1を介して交流入力信
号VINを供給し、このトランジスタQ1のコレクタから半
波整流出力VOUT1を得るようにして成る。
すもので、トランジスタQ1のベースを定電圧電源V1（例
えば0.7V）で導通設定し、このトランジスタQ1のコレク
タに抵抗R2を介して電源VCCを供給する。そして、上記
トランジスタQ1のエミッタに抵抗R1を介して交流入力信
号VINを供給し、このトランジスタQ1のコレクタから半
波整流出力VOUT1を得るようにして成る。
この例はバイアス回路11を最も簡単な定電圧電源V1に
置換したものである。V1の値をトランジスタQ1のベース
・エミッタ間電圧VBEに相当する電圧0.7Vに設定するこ
とで、トランジスタQ1のエミッタ電位を実質的に０とす
ることができる。
置換したものである。V1の値をトランジスタQ1のベース
・エミッタ間電圧VBEに相当する電圧0.7Vに設定するこ
とで、トランジスタQ1のエミッタ電位を実質的に０とす
ることができる。
このような構成において、入力された交流信号VINが
正の電圧の時には、トランジスタQ1のエミッタ電圧が正
となるが、トランジスタQ1のヘースが0.7Vに固定されて
いるため、トランジスタQ1はカットオフ状態となる。し
たがって、「VOUT1＝VCC」となる。また、信号VINが負
の電圧の時には、トランジスタQ1が能動状態となり、こ
の時のトランジスタQ1のエミッタ電流IEは下式のように
なる。
正の電圧の時には、トランジスタQ1のエミッタ電圧が正
となるが、トランジスタQ1のヘースが0.7Vに固定されて
いるため、トランジスタQ1はカットオフ状態となる。し
たがって、「VOUT1＝VCC」となる。また、信号VINが負
の電圧の時には、トランジスタQ1が能動状態となり、こ
の時のトランジスタQ1のエミッタ電流IEは下式のように
なる。
トランジスタQ1のベース・エミッタ間電圧VBEがベー
ス電圧V1と等しいとすると、上記（１）式は下式で示さ
れる。
ス電圧V1と等しいとすると、上記（１）式は下式で示さ
れる。
IE＝−VIN/R1 また、トランジスタQ1のベース接地電流増幅率αが１
に等しいと仮定すると、トランジスタQ1のコレクタ電流
ICはエミッタ電流IEと等しくなり、この時の出力電圧
は、 となる。ここでR1＝R2と置けば、出力電圧（VCC−V
OUT1）は入力電圧VINに比例する。すなわち、電源VCCと
VOUT1との差は半波整流出力となっており、入力電圧VIN
が負の半サイクルの時のみ出力電圧（VCC−VOUT1）が得
られる。したがって、この回路の出力波形は第３図の実
線VOUT1で示すような波形となる。
に等しいと仮定すると、トランジスタQ1のコレクタ電流
ICはエミッタ電流IEと等しくなり、この時の出力電圧
は、 となる。ここでR1＝R2と置けば、出力電圧（VCC−V
OUT1）は入力電圧VINに比例する。すなわち、電源VCCと
VOUT1との差は半波整流出力となっており、入力電圧VIN
が負の半サイクルの時のみ出力電圧（VCC−VOUT1）が得
られる。したがって、この回路の出力波形は第３図の実
線VOUT1で示すような波形となる。
第４図は、上記第１図の回路の他の構成例を示すもの
で、バイアス回路として、抵抗とトランジスタとの直列
回路を用いるものである。すなわち電源VCCと接地点と
の間に、抵抗R3およびトランジスタQ2を直列接続して配
設し、上記トランジスタQ2のベース・コレクタ間を短絡
してダイオード動作させ、このトランジスタQ2のベース
・エミッタ間電圧VBEをトランジスタQ1のベース電圧V1
とする。このような構成においても、第２図と同様な効
果が得られる。なお、ここでは電源VCCを抵抗R2,R3を介
して供給するようにしたが、例えばカレントミラー回路
等の電流源で置換しても良い。すなわち、抵抗R2に流れ
ているトランジスタQ1のコレクタ電流を、カレントミラ
ー回路を介してトランジスタQ2に流す。トランジスタQ2
のコレクタ電流はトランジスタQ1のコレクタ電流と同一
となる。こうすることにより、バイアス回路としてのト
ランジスタQ2はトランジスタQ1のベース・エミッタ間電
圧とほぼ等しい電圧を発生させる。つまり、トランジス
タQ1のエミッタ電位を入力電圧によらず０とすることが
できる。
で、バイアス回路として、抵抗とトランジスタとの直列
回路を用いるものである。すなわち電源VCCと接地点と
の間に、抵抗R3およびトランジスタQ2を直列接続して配
設し、上記トランジスタQ2のベース・コレクタ間を短絡
してダイオード動作させ、このトランジスタQ2のベース
・エミッタ間電圧VBEをトランジスタQ1のベース電圧V1
とする。このような構成においても、第２図と同様な効
果が得られる。なお、ここでは電源VCCを抵抗R2,R3を介
して供給するようにしたが、例えばカレントミラー回路
等の電流源で置換しても良い。すなわち、抵抗R2に流れ
ているトランジスタQ1のコレクタ電流を、カレントミラ
ー回路を介してトランジスタQ2に流す。トランジスタQ2
のコレクタ電流はトランジスタQ1のコレクタ電流と同一
となる。こうすることにより、バイアス回路としてのト
ランジスタQ2はトランジスタQ1のベース・エミッタ間電
圧とほぼ等しい電圧を発生させる。つまり、トランジス
タQ1のエミッタ電位を入力電圧によらず０とすることが
できる。
第５図は、さらに他の構成例を示すもので、上記第２
図および第４図の回路では、出力信号VINは電源VCCの電
位を基準として得られたが、この回路によれば接地電位
を基準として得られる。すなわち、定電圧電源V1で導通
設定されたトランジスタQ1のコレクタへの負荷12とし
て、トランジスタQ3,Q4から成るカレントミラー回路を
設ける。そして、トランジスタQ4のコレクタを抵抗R4を
介して接地し、このトランジスタQ4のコレクタから出力
信号VOUT1を得るようにして成る。
図および第４図の回路では、出力信号VINは電源VCCの電
位を基準として得られたが、この回路によれば接地電位
を基準として得られる。すなわち、定電圧電源V1で導通
設定されたトランジスタQ1のコレクタへの負荷12とし
て、トランジスタQ3,Q4から成るカレントミラー回路を
設ける。そして、トランジスタQ4のコレクタを抵抗R4を
介して接地し、このトランジスタQ4のコレクタから出力
信号VOUT1を得るようにして成る。
このような構成の整流回路において、入力信号VINが
正の場合には、トランジスタQ1はカットオフ状態となる
ため、このトランジスタQ1のコレクタ電流ICは零であ
り、「VOUT1＝０」となる。入力信号VINが負の時には、
トランジスタQ1のエミッタ電流IEが「IE＝VIN/R1」とな
り、この電流と同じ電流がトランジスタQ4を介して抵抗
R4に流れる。カレントミラー回路の電流伝達比を「１」
とすれば、出力電圧VOUT1は、 となる。したがって、この場合は入力信号VINが負の半
サイクルの時のみ出力電圧VOUT1が得られ、出力電圧は
接地電位を基準として正側に立ち上がる波形となる。カ
レントミラーの電流伝達比がｍの場合、トランジスタQ1
のコレクタ電流（すなわちエミッタ電流IE）のｍ倍がト
ランジスタQ4を介して抵抗R4に流れる。したがって、出
力電圧VOUT1は、 となる。
正の場合には、トランジスタQ1はカットオフ状態となる
ため、このトランジスタQ1のコレクタ電流ICは零であ
り、「VOUT1＝０」となる。入力信号VINが負の時には、
トランジスタQ1のエミッタ電流IEが「IE＝VIN/R1」とな
り、この電流と同じ電流がトランジスタQ4を介して抵抗
R4に流れる。カレントミラー回路の電流伝達比を「１」
とすれば、出力電圧VOUT1は、 となる。したがって、この場合は入力信号VINが負の半
サイクルの時のみ出力電圧VOUT1が得られ、出力電圧は
接地電位を基準として正側に立ち上がる波形となる。カ
レントミラーの電流伝達比がｍの場合、トランジスタQ1
のコレクタ電流（すなわちエミッタ電流IE）のｍ倍がト
ランジスタQ4を介して抵抗R4に流れる。したがって、出
力電圧VOUT1は、 となる。
第６図に入力波形と出力波形の関係を示す。図におい
て破線VINが入力波形、実線VOUT1が出力波形である。
て破線VINが入力波形、実線VOUT1が出力波形である。
第７図は、オペアンプA1を用いてトランジスタQ1を導
通設定して出力信号の精度を高めたもので、このオペア
ンプA1の一方の入力端を接地して基準電圧とし、他端を
上記トランジスタQ1のエミッタに接続している。第７図
はトランジスタQ1のエミッタ電位を実質的に０とするた
めにオペアンプA1を使用し、トランジスタQ1のエミッタ
電位を帰還制御している。つまりオペアンプA1は、接地
電位とトランジスタQ1のエミッタ電位との誤差が０とな
るようにトランジスタQ1を導通制御している。この第７
図の回路は、前記第１図の矢印13で示した制御の別の構
成例である。このような回路構成では、入力電圧VINが
正の時はトランジスタQ1はカットオフ状態となるため、
出力電圧は電源VCCの電位を基準として得られる。ま
た、入力信号VINが負の時のエミッタ電流IEは下式で示
される。
通設定して出力信号の精度を高めたもので、このオペア
ンプA1の一方の入力端を接地して基準電圧とし、他端を
上記トランジスタQ1のエミッタに接続している。第７図
はトランジスタQ1のエミッタ電位を実質的に０とするた
めにオペアンプA1を使用し、トランジスタQ1のエミッタ
電位を帰還制御している。つまりオペアンプA1は、接地
電位とトランジスタQ1のエミッタ電位との誤差が０とな
るようにトランジスタQ1を導通制御している。この第７
図の回路は、前記第１図の矢印13で示した制御の別の構
成例である。このような回路構成では、入力電圧VINが
正の時はトランジスタQ1はカットオフ状態となるため、
出力電圧は電源VCCの電位を基準として得られる。ま
た、入力信号VINが負の時のエミッタ電流IEは下式で示
される。
ここで、VOSはオペアンプA1のオフセット電圧であ
り、この電圧は数mVあるいはそれ以下であるため、 と考えられる。したがって、負の半サイクルに流れるエ
ミッタ電流は極めて正確であり、精度の高い半波整流出
力VOUT1が得られる。
り、この電圧は数mVあるいはそれ以下であるため、 と考えられる。したがって、負の半サイクルに流れるエ
ミッタ電流は極めて正確であり、精度の高い半波整流出
力VOUT1が得られる。
第８図は、上記第７図の回路の出力をグランドレベル
を基準として得られるようにしたもので、第５図に示し
た回路と同様に、トランジスタQ1の負荷12としてトラン
ジスタQ3,Q4から成るカレントミラー回路を設けてい
る。第５図と同一部分は同じ符号を付してその説明は省
略する。
を基準として得られるようにしたもので、第５図に示し
た回路と同様に、トランジスタQ1の負荷12としてトラン
ジスタQ3,Q4から成るカレントミラー回路を設けてい
る。第５図と同一部分は同じ符号を付してその説明は省
略する。
第９図は、その発明の他の実施例を示すもので、全波
整流回路の基本原理を説明するための回路図である。す
なわち、第１のトランジスタQ1を第１のバイアス回路14
で導通設定し、このトランジスタQ1のコレクタには、電
源VCCを負荷12を介して供給する。そして、上記トラン
ジスタQ1のエミッタに、交流波信号VINを抵抗R1を介し
て供給し、このトランジスタQ1のエミッタ電流により、
カレントミラー接続された第2,第３のトランジスタQ5,Q
6を導通制御する。上記トランジスタQ5のコレクタはそ
のベースに接続され、トランジスタQ6のコレクタはトラ
ンジスタQ1のコレクタに接続され、それぞれのトランジ
スタQ5,Q6のエミッタには第２のバイアス回路15から所
定の電位が供給される。そして、入力された交流信号V
INを全波整流して出力信号VOUT2を得るように構成され
る。この場合も第１図に示した半波整流回路と同様に、
矢印13,13′に示すように負荷12の状態をセンスしてバ
イアス回路14,15を駆動すれば、より正確な整流出力が
得られる。
整流回路の基本原理を説明するための回路図である。す
なわち、第１のトランジスタQ1を第１のバイアス回路14
で導通設定し、このトランジスタQ1のコレクタには、電
源VCCを負荷12を介して供給する。そして、上記トラン
ジスタQ1のエミッタに、交流波信号VINを抵抗R1を介し
て供給し、このトランジスタQ1のエミッタ電流により、
カレントミラー接続された第2,第３のトランジスタQ5,Q
6を導通制御する。上記トランジスタQ5のコレクタはそ
のベースに接続され、トランジスタQ6のコレクタはトラ
ンジスタQ1のコレクタに接続され、それぞれのトランジ
スタQ5,Q6のエミッタには第２のバイアス回路15から所
定の電位が供給される。そして、入力された交流信号V
INを全波整流して出力信号VOUT2を得るように構成され
る。この場合も第１図に示した半波整流回路と同様に、
矢印13,13′に示すように負荷12の状態をセンスしてバ
イアス回路14,15を駆動すれば、より正確な整流出力が
得られる。
第10図は、上記第９図の回路を簡略化した変形例を示
すもので、トランジスタQ1のベースを定電圧電源V2（ほ
ぼ2VBE＝1.3V）で導通設定し、負荷12として抵抗R2を介
して電源VCCの電位を供給する。また、カレントミラー
接続したトランジスタQ5,Q6のエミッタを接地して成
る。そして、入力信号VINは、第11図に示すように、接
地電位に対してほぼVBE（〜0.7V）に等しいオフセット
を有する正弦波を供給する。図示した区間Ａを入力信号
の正の半サイクル、区間Ｂを負の半サイクルとして考え
ると、 VIN＝VBE＋υ（sin e） …（５） となる。したがって、正の半サイクル区間Ａでは、υ
（sin e）＞０である。したがって、入力信号VINはトラ
ンジスタQ5,Q6のベース・エミッタ間電圧VBE（0.7V）よ
り大きくなり、トランジスタQ5,Q6のカレントミラー回
路が動作状態となる。また、このトランジスタQ1エミッ
タ電圧は上記VBEよりも大きくなり、トランジスタQ1の
ベース電圧はほぼ2VBEの電圧で固定されているため、こ
のトランジスタQ1はカットオフ状態となる。この場合、
入力電流IINは下式で示される。
すもので、トランジスタQ1のベースを定電圧電源V2（ほ
ぼ2VBE＝1.3V）で導通設定し、負荷12として抵抗R2を介
して電源VCCの電位を供給する。また、カレントミラー
接続したトランジスタQ5,Q6のエミッタを接地して成
る。そして、入力信号VINは、第11図に示すように、接
地電位に対してほぼVBE（〜0.7V）に等しいオフセット
を有する正弦波を供給する。図示した区間Ａを入力信号
の正の半サイクル、区間Ｂを負の半サイクルとして考え
ると、 VIN＝VBE＋υ（sin e） …（５） となる。したがって、正の半サイクル区間Ａでは、υ
（sin e）＞０である。したがって、入力信号VINはトラ
ンジスタQ5,Q6のベース・エミッタ間電圧VBE（0.7V）よ
り大きくなり、トランジスタQ5,Q6のカレントミラー回
路が動作状態となる。また、このトランジスタQ1エミッ
タ電圧は上記VBEよりも大きくなり、トランジスタQ1の
ベース電圧はほぼ2VBEの電圧で固定されているため、こ
のトランジスタQ1はカットオフ状態となる。この場合、
入力電流IINは下式で示される。
ここで、入力信号VINのオフセット電圧VBEとトランジ
スタQ5のベース・エミッタ間電圧VBE（Q5）は等しいも
のとしている。また、この場合、υ（sin e）＞０であ
り、第10図に図示するように矢印の向きに正の入力電流
IINが流れる。この電流IINと同じ電流がカレントミラー
回路によって、抵抗R2を流れる。したがって、出力VOUT
2は下式で示される。
スタQ5のベース・エミッタ間電圧VBE（Q5）は等しいも
のとしている。また、この場合、υ（sin e）＞０であ
り、第10図に図示するように矢印の向きに正の入力電流
IINが流れる。この電流IINと同じ電流がカレントミラー
回路によって、抵抗R2を流れる。したがって、出力VOUT
2は下式で示される。
ここで、R1とR2が等しければ、上記（７）式は、 VCC−VOUT2＝υ（sin e） となる。
負の半サイクル区間Ｂでは、トランジスタQ1のエミッ
タ電圧がVBEよりも下がるので、トランジスタQ1が能動
状態となり、カレントミラー回路を構成するトランジス
タQ5がカットオフ状態となる。この時の入力電流IINは
下式で示される。
タ電圧がVBEよりも下がるので、トランジスタQ1が能動
状態となり、カレントミラー回路を構成するトランジス
タQ5がカットオフ状態となる。この時の入力電流IINは
下式で示される。
ここで，「V2＝2VBE」，「VBE（Q1）＝VBE」としてい
る。この場合υ（sin e）＜０であり、第10図の矢印と
は逆向きの負の入力電流が流れる。この時の出力電圧は
下式で示される。
る。この場合υ（sin e）＜０であり、第10図の矢印と
は逆向きの負の入力電流が流れる。この時の出力電圧は
下式で示される。
R1とR2が等しとすれば、 VCC−VOUT2＝−υ（sin e） となる。
上記（７），（９）式から出力電圧VOUT2を求めると
下式で示すようになる。
下式で示すようになる。
したがって、全波整流回路として動作している。
第12図は、上記第10図の回路の出力を接地電位を基準
にして得られるようにしたもので、トランジスタQ1,Q6
のコレクタ回路の所定の電位を供給する負荷としてカレ
ントミラー回路を用いたものである。このような構成に
よれば、出力信号「VOUT＝｜υ（sin e）｜」となる。
にして得られるようにしたもので、トランジスタQ1,Q6
のコレクタ回路の所定の電位を供給する負荷としてカレ
ントミラー回路を用いたものである。このような構成に
よれば、出力信号「VOUT＝｜υ（sin e）｜」となる。
第13図は、マルチコレクタのトランジスタを使用して
全波整流回路を構成したもので、上記第12図のカレント
ミラー回路をマルチコレクタのトランジスタで置換した
ものである。
全波整流回路を構成したもので、上記第12図のカレント
ミラー回路をマルチコレクタのトランジスタで置換した
ものである。
PNP形のマルチコレクタを有するトランジスタは、通
常のバイポーラICの製造プロミスで実現可能であり、NP
N形のマルチコレクタトランジスタは、集積注入論理回
路（I2L）のプロセスによって実現できる。図におい
て、トランジスタQNは第12図のトランジスタQ5,Q6のカ
レント・ミラー回路に対応し、トランジスタQPはトラン
ジスタQ3,Q4のカレントミラー回路に対応している。そ
して、トランジスタQ1のベース電圧は、抵抗R5〜R7およ
びトランジスタQ7により電源VCCを所定の電圧に設定す
る。すなわち、トランジスタQ7のベース電圧を抵抗R6,R
7の抵抗比により分割設定して導通制御することによ
り、そのコレクタ電圧を2VBE（〜1.4V）より少し低くな
る値にしている。
常のバイポーラICの製造プロミスで実現可能であり、NP
N形のマルチコレクタトランジスタは、集積注入論理回
路（I2L）のプロセスによって実現できる。図におい
て、トランジスタQNは第12図のトランジスタQ5,Q6のカ
レント・ミラー回路に対応し、トランジスタQPはトラン
ジスタQ3,Q4のカレントミラー回路に対応している。そ
して、トランジスタQ1のベース電圧は、抵抗R5〜R7およ
びトランジスタQ7により電源VCCを所定の電圧に設定す
る。すなわち、トランジスタQ7のベース電圧を抵抗R6,R
7の抵抗比により分割設定して導通制御することによ
り、そのコレクタ電圧を2VBE（〜1.4V）より少し低くな
る値にしている。
第14図は、上述した全波整流回路を高精度化したもの
で、トランジスタQ1のベースをオペアンプA1,トランジ
スタQ5,Q6のベースを抵抗R8を介してそれぞれ導通制御
するものである。このような構成によれば、上記第11図
および（５）式で示したように、オフセット電圧を与え
る必要はなく、「VIN＞０」の時トランジスタQ5,Q6が能
動状態となり、トランジスタQ1はカットオフ状態とな
る。また、「VIN＜０」の時はトランジスタQ1が能動状
態となり、トランジスタQ5,Q6はカットオフ状態とな
る。したがって、トランジスタQ1のコレクタに全波整流
出力VOUT2が得られる。この回路の整流出力VOUT2は、オ
ペアンプA1,A2のオフセット電圧程度の誤差しかなく、
極めて正確である。
で、トランジスタQ1のベースをオペアンプA1,トランジ
スタQ5,Q6のベースを抵抗R8を介してそれぞれ導通制御
するものである。このような構成によれば、上記第11図
および（５）式で示したように、オフセット電圧を与え
る必要はなく、「VIN＞０」の時トランジスタQ5,Q6が能
動状態となり、トランジスタQ1はカットオフ状態とな
る。また、「VIN＜０」の時はトランジスタQ1が能動状
態となり、トランジスタQ5,Q6はカットオフ状態とな
る。したがって、トランジスタQ1のコレクタに全波整流
出力VOUT2が得られる。この回路の整流出力VOUT2は、オ
ペアンプA1,A2のオフセット電圧程度の誤差しかなく、
極めて正確である。
以上説明したようにこの発明によれば、トランジスタ
を所定の電位で導通設定し、このトランジスタのコレク
タに負荷を介して電源を供給し、そのエミッタに抵抗を
介して交流信号を入力し、コレクタから整流出力を得る
ようにしたので、電源電圧および負荷の設定値を選択す
ることにより整流出力の同相電圧を接地基準と電源基準
にでき、増幅率を抵抗比とカレントミラー電流伝達比と
から自由に設定でき、且つダイオードを使用した場合の
ように順電流IF特性を考慮する必要もないので、入力信
号の振幅が小さくても精度が高く、回路が複雑化しない
整流回路が得られる。
を所定の電位で導通設定し、このトランジスタのコレク
タに負荷を介して電源を供給し、そのエミッタに抵抗を
介して交流信号を入力し、コレクタから整流出力を得る
ようにしたので、電源電圧および負荷の設定値を選択す
ることにより整流出力の同相電圧を接地基準と電源基準
にでき、増幅率を抵抗比とカレントミラー電流伝達比と
から自由に設定でき、且つダイオードを使用した場合の
ように順電流IF特性を考慮する必要もないので、入力信
号の振幅が小さくても精度が高く、回路が複雑化しない
整流回路が得られる。
第１図はこの発明の一実施例に係る半波整流回路の基本
原理を説明するための回路図、第２図は上記第１図の回
路を簡略化した変形例を示す回路図、第３図は上記第２
図の回路における入力波形と出力波形を示す図、第４
図、第５図はそれぞれ上記第１図の回路の他の構成例を
示す図、第６図は上記第５図の回路における入力波形と
出力波形を示す図、第７図、第８図はそれぞれ上記第１
図の回路の他の構成例を示す図、第９図はこの発明の他
の実施例による全波整流回路の基本原理を説明するため
の回路図、第10図は上記第９図の回路を簡略化した変形
例を示す回路図、第11図は上記第10図の回路の入力信号
の波形を示す図、第12図〜第14図はそれぞれ上記第９図
の回路の他の構成例を示す回路図である。 11,14,15……バイアス回路、12……負荷、Q1,Q5,Q6……
トランジスタ、R1……抵抗、VCC……電源、VIN……入力
信号、VOUT1,VOUT2……出力信号。
原理を説明するための回路図、第２図は上記第１図の回
路を簡略化した変形例を示す回路図、第３図は上記第２
図の回路における入力波形と出力波形を示す図、第４
図、第５図はそれぞれ上記第１図の回路の他の構成例を
示す図、第６図は上記第５図の回路における入力波形と
出力波形を示す図、第７図、第８図はそれぞれ上記第１
図の回路の他の構成例を示す図、第９図はこの発明の他
の実施例による全波整流回路の基本原理を説明するため
の回路図、第10図は上記第９図の回路を簡略化した変形
例を示す回路図、第11図は上記第10図の回路の入力信号
の波形を示す図、第12図〜第14図はそれぞれ上記第９図
の回路の他の構成例を示す回路図である。 11,14,15……バイアス回路、12……負荷、Q1,Q5,Q6……
トランジスタ、R1……抵抗、VCC……電源、VIN……入力
信号、VOUT1,VOUT2……出力信号。
Claims (10)
- 【請求項１】ベース接地電流増幅率が実質的に１のトラ
ンジスタと、ベース・エミッタ間電圧に相当する電圧を
バイアス電圧として上記トランジスタのベースに与える
バイアス手段と、上記トランジスタのコレクタに電流を
供給する負荷手段と、一端が上記トランジスタのエミッ
タに接続され、他端に交流信号が供給され、この交流信
号の電圧値を比例した電流値に変換して上記トランジス
タのエミッタに供給する抵抗とを備え、上記交流信号が
負の半サイクルの時に、上記トランジスタを能動状態に
してコレクタから上記交流信号の半波整流出力を得るよ
うに構成したことを特徴とする整流回路。 - 【請求項２】前記バイアス手段は、ベース・エミッタ間
電圧に相当する一定の電圧を出力することを特徴とする
特許請求の範囲第１項記載の整流回路。 - 【請求項３】前記バイアス手段は、前記負荷手段を流れ
る電流を検出してその出力を制御することにより、前記
トランジスタのエミッタ電位を実質的に０とすることを
特徴とする特許請求の範囲第１項記載の整流回路。 - 【請求項４】前記バイアス手段は、前記トランジスタの
エミッタ電位を検出してベース・エミッタ間電圧に相当
する電圧を出力して前記トランジスタを導通制御するこ
とにより、前記トランジスタのエミッタ電位を実質的に
０とすることを特徴とする特許請求の範囲第１項記載の
整流回路。 - 【請求項５】ベース接地電流増幅率が実質的に１の第１
のトランジスタと、ベース・エミッタ間電圧に相当する
電圧をバイアス電圧として上記第１のトランジスタのベ
ースに与える第１のバイアス手段と、上記第１のトラン
ジスタのコレクタに電流を供給する負荷手段と、一端が
上記第１のトランジスタのエミッタに接続され、他端に
交流信号が供給され、この交流信号の電圧値を比例した
電流値に変換して上記第１のトランジスタのエミッタに
供給する抵抗と、コレクタが上記抵抗の一端に接続され
る第２のトランジスタと、ベースが前記第２のトランジ
スタのベースに接続され、コレクタが上記第１のトラン
ジスタのコレクタに接続される第３のトランジスタと、
上記第2,第３のトランジスタのエミッタを負の電圧でバ
イアスする第２のバイアス手段とを備え、上記第２のト
ランジスタは、コレクタ電位が実質的に０となるように
導通制御され、上記交流信号が負の半サイクルの時に上
記第１のトランジスタを能動状態、上記第2,第３のトラ
ンジスタを遮断状態にし、上記交流信号が正の半サイク
ルの時に上記第１のトランジスタを遮断状態、上記第2,
第３のトランジスタを能動状態にして、上記第1,第３の
トランジスタのコレクタから上記交流信号の全波整流出
力を得るように構成したことを特徴とする整流回路。 - 【請求項６】前記第１のバイアス手段はベース・エミッ
タ間電圧に相当する一定の電圧を出力し、前記第２のバ
イアス手段は上記ベース・エミッタ間電圧に相当する負
の電圧を出力することを特徴とする特許請求の範囲第５
項記載の整流回路。 - 【請求項７】前記第１のバイアス手段は、前記負荷手段
を流れる電流を検出してその出力を制御することによ
り、前記第１のトランジスタのエミッタ電位を実質的に
０とし、前記第２のバイアス手段は、前記負荷手段を流
れる電流を検出してその出力を制御することにより、前
記第２のトランジスタのコレクタ電位を実質的に０とす
ることを特徴とする特許請求の範囲第５項記載の整流回
路。 - 【請求項８】前記第１のバイアス手段は、前記第１のト
ランジスタのエミッタ電位を検出してベース・エミッタ
間電圧に相当する電圧を出力して前記第１のトランジス
タを導通制御することにより、前記第１のトランジスタ
のエミッタ電位を実質的に０とし、前記第２のバイアス
手段は、前記第2,第３のトランジスタのエミッタに負の
バイアス電圧を与え、且つ前記第２のトランジスタのコ
レクタ電位を検出して前記第2,第３のトランジスタを導
通制御することにより、前記第２のトランジスタのコレ
クタ電位を実質的に０とすることを特徴とする特許請求
の範囲第５項記載の整流回路。 - 【請求項９】ベース接地電流増幅率が実質的に１の第１
のトランジスタと、ベース・エミッタ間電圧の２倍に相
当する電圧をバイアス電圧として上記第１のトランジス
タのベースに与えるバイアス手段と、上記第１のトラン
ジスタのコレクタに電流を供給する負荷手段と、一端が
上記第１のトランジスタのエミッタに接続され、他端に
ベース・エミッタ間電圧に相当するオフセット電圧を有
する交流信号が供給され、この交流信号の電圧値を比例
した電流値に変換して上記第１のトランジスタのエミッ
タに供給する抵抗と、コレクタが上記抵抗の一端に接続
され、エミッタが接地される第２のトランジスタと、コ
レクタが上記第１のトランジスタのコレクタに接続さ
れ、エミッタが接地され、ベースが上記第２のトランジ
スタのベースに接続される第３のトランジスタとを備
え、上記第２のトランジスタは、コレクタ電位がベース
・エミッタ間電圧と実質的に等しくなるように導通制御
され、上記交流信号がベース・エミッタ間電圧に相当す
る電圧より低い半サイクルの時に上記第１のトランジス
タを能動状態、上記第2,第３のトランジスタを遮断状態
にし、上記交流信号が上記ベース・エミッタ間電圧に相
当する電圧より高い半サイクルの時に上記第１のトラン
ジスタを遮断状態、上記第2,第３のトランジスタを能動
状態にして、上記第1,第３のトランジスタのコレクタか
ら上記交流信号の全波整流出力を得るように構成したこ
とを特徴とする整流回路。 - 【請求項１０】前記バイアス手段は、ベース・エミッタ
間電圧の２倍に相当する一定の電圧を出力することを特
徴とする特許請求の範囲第９項記載の整流回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56111076A JPH082182B2 (ja) | 1981-07-16 | 1981-07-16 | 整流回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56111076A JPH082182B2 (ja) | 1981-07-16 | 1981-07-16 | 整流回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5815471A JPS5815471A (ja) | 1983-01-28 |
| JPH082182B2 true JPH082182B2 (ja) | 1996-01-10 |
Family
ID=14551769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56111076A Expired - Lifetime JPH082182B2 (ja) | 1981-07-16 | 1981-07-16 | 整流回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH082182B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6028774A (ja) * | 1983-07-26 | 1985-02-13 | Mitsubishi Electric Corp | 整流回路 |
| JP5414367B2 (ja) | 2008-06-02 | 2014-02-12 | 富士フイルム株式会社 | 顔料分散物及びそれを用いたインク組成物 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4097767A (en) * | 1977-01-17 | 1978-06-27 | Dbx, Incorporated | Operational rectifier |
-
1981
- 1981-07-16 JP JP56111076A patent/JPH082182B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5815471A (ja) | 1983-01-28 |
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