JPH08214041A - 自動プロトコル認識装置 - Google Patents

Abstract

(57)【要約】 【目的】受信データのサンプリングをハードウェアによ
り行い、各種条件用のバッファを持ち、これにより解析
を行い高性能なＣＰＵを必要とせず従来のＣＰＵで通信
条件を自動的に認識することができる自動プロトコル認
識装置を提供すること 【構成】調歩式伝送による受信データをデータ長及びパ
リティの有無のモード別に想定して１バイトづつ取り込
むシフトレジスタ２ａ、２ｂ、２ｃと、上記シフトレジ
スタに受信データを書き込むとともに、ストップビット
のタイミングをカウントするタイミング回路１ａ、１
ｂ、１ｃと、上記タイミング回路がストップビットのタ
イミングをカウントした時にストップビットの状態、又
はデータ受信中に１ビットの時間間隔内に受信信号の変
化の有無を判断し、ステータスにモード及び判断結果の
ビットを立てて割り込み要求をストップビットのタイミ
ング毎に発生する割り込み回路３ａ、３ｂ、３ｃとを備
えた。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、調歩式伝送における通
信条件を自動的に認識する装置に関するもので、特に受
信したデータから通信条件を自動的に認識する自動プロ
トコル認識装置に関する。

【０００２】

【発明の背景】従来、複数のパーソナルコンピュータ間
のデータ通信や、パーソナルコンピュータからプリンタ
或はＸＹプロッタ等の出力装置へのデータ送受信は、伝
送速度、１バイトのビット数、パリティの有無、ストッ
プビット長等の通信条件を一致させる必要がある。従っ
てＸＹプロッタやプリンタ等の出力装置においては、こ
れらの通信条件をホストコンピュータ側の通信条件に合
わせる必要があり、ディップスイッチの切り替えや通信
条件をキーボードから入力することによって通信条件を
手動設定している。

【０００３】従来の手動操作による通信条件設定では、
使用者が送信側機器の通信条件と、受信側機器との通信
条件設定方法を認識していなければ正しい設定が行えな
い。従って、通信条件が不明の場合や、設定方法が不明
の場合は適切な設定をすることが困難で、データ通信を
行うことが不可能な事態となることがあり、機器の故障
と錯覚したり、原因の究明に手間取ることがあった。

【０００４】

【発明の目的】本発明は、前記背景の下に成立したもの
であって、受信データのサンプリングをハードウェアに
より行い、各種条件用のバッファを持ち、これにより解
析を行い高性能なＣＰＵを必要とせず従来のＣＰＵで通
信条件を自動的に認識することができる自動プロトコル
認識装置を提供することを目的とする。

【０００５】

【目的を達成するための手段】上記目的を達成するため
に、本発明の自動プロトコル認識装置は、調歩式伝送に
よる受信データをデータ長及びパリティの有無のモード
別に想定して１バイトづつ取り込むモード別に用意され
たシフトレジスタと、最初のスタートビットで予め設定
したボーレートでクロックをスタートし、上記シフトレ
ジスタに受信データを書き込むとともに、ストップビッ
トのタイミングをカウントするモード別に用意されたタ
イミング回路と、上記タイミング回路がストップビット
のタイミングをカウントした時にストップビットの状
態、又はデータ受信中に１ビットの時間間隔内に受信信
号の変化の有無を判断し、ストップビットが１又は受信
信号に変化がない時には受信データの伝送速度が上記ボ
ーレートに一致していると判断、ストップビットが０、
又はデータ受信中に定常状態となるべき時の受信信号に
変化があった時には受信データの伝送速度が上記ボーレ
ートと異なると判断して、ステータスにモード及び判断
結果のビットを立てて割り込み要求をストップビットの
タイミング毎に発生するモード別に用意された割り込み
回路とを備えたことを特徴とする。

【０００６】

【発明の作用】前記構成によれば、シフトレジスタはデ
ータ長、パリティの有無のモード別に用意されているの
で、受信データはそれぞれのシフトレジスタにとり込ま
れる。データ長によってシフトレジスタの取り込むビッ
ト数が異なるので、シフトレジスタにストップビットが
取り込まれるタイミングをタイミング回路がカウントす
る。ストップビットのタイミングにシフトレジスタに取
り込まれた受信信号が１か０か判断するとともに、デー
タ受信中に１ビットの時間間隔内に受信信号の変化があ
ったかどうか判断し、ストップビットが１又は受信信号
に変化がない時には受信データの伝送速度が設定したボ
ーレートに一致していると判断、ストップビットが０、
又は受信信号に変化があった時には受信データの伝送速
度が設定したボーレートと異なると判断して、ステータ
スにモード及び判断結果のビットを立てて割り込み要求
を発生する。受信データを取り込むごとにストップビッ
トの状態と１ビットの時間間隔内の受信信号の変化の有
無を判断し、ボーレートとモードとが特定される。

【０００７】

【実施例】以下図面によって本発明の実施態様について
説明する。図１は自動プロトコル認識装置のブロック図
を示す。

【０００８】認識装置Ａは図１に示すようにデータ長、
パリティの有無のモード毎にタイミング回路１ａ、１ｂ
及び１ｃと、シフトレジスタ２ａ、２ｂ及び２ｃと、割
り込み回路３ａ、３ｂ及び３ｃとを有し、タイミング回
路１ａ、１ｂ及び１ｃはボーレートに対応したクロック
を発生するとともに、シフトレジスタ２ａ、２ｂ及び２
ｃに必要なデータをとり込んだ時点で受信終了を出力す
るように設けられている。

【０００９】シフトレジスタは１バイトが７ビット、パ
リティ無しと想定して受信データをとり込む８ビット
（データビット７個＋ストップビット１個）のシフトレ
ジスタ２ａと、７ビット、パリティ付き又は８ビットパ
リティ無しと想定して受信データを取り込む９ビット
（データビット７個＋パリティビット１個＋ストップビ
ット１個又はデータビット８個＋ストップビット１個）
のシフトレジスタ２ｂと、８ビットパリティ付きと想定
して受信データを取り込む１０ビット（データビット８
個＋パリティビット１個＋ストップビット１個）のシフ
トレジスタ２ｃとから構成されている。

【００１０】割り込み回路３ａ、３ｂ及び３ｃはタイミ
ング回路１ａ、１ｂ及び１ｃが受信終了をカウントした
時、ＣＰＵ１０（図４参照）に対して割り込み要求を発
生させるとともに、受信状態を示すステータスをデータ
バッファ４に転送する。

【００１１】ホストコンピュータ（図示せず）から送ら
れてきたシリアルデータは、ＲＳ２３２Ｃのインターフ
ェース５を介して認識装置Ａに入力される。入力された
シリアルデータは８ビットのシフトレジスタ２ａ、９ビ
ットのシフトレジスタ２ｂ及び１０ビットのシフトレジ
スタ２ｃに取り込まれる。

【００１２】スタートビットを認識したところでレジス
タ２ａ、２ｂ、２ｃにそれぞれ接続されたタイミング回
路３ａ、３ｂ、３ｃは１ビットの時間のカウントを開始
し、それぞれのモードに対応してストップビットまでの
時間をカウントし、ストップビットに想定したビットの
中央のタイミングで受信終了信号を出す。この受信終了
信号により割り込み回路３ａ、３ｂ、３ｃはＣＰＵに順
次割り込み要求を出す。

【００１３】この割り込みのタイミングは、例えば１９
２００ボーの場合は、１ビットの時間が５２マイクロ秒
なので、最初の１バイトについてはスタートビット受信
後４４２マイクロ秒（５２×８＋２６）で７ビットパリ
ティ無し（以下これを７ＮＰという）のストップビット
のタイミングで割り込み要求が発生する。次の割り込み
要求は７ビットパリティ付き／８ビットパリティ無し
（以下これを７Ｐ／８ＮＰという）の割り込みが５２マ
イクロ秒後（スタートビット受信後５４６マイクロ秒
後）に、続いて８ビットパリティ付き（以下これを８Ｐ
という）の割り込みが５２マイクロ秒後（スタートビッ
ト受信後５４６マイクロ秒後）にそれぞれ発生する。

【００１４】次の１バイト（２バイト目）は、７ＮＰの
割り込みは最初の割り込みから４６８マイクロ秒後、８
Ｐの割り込みからは３６４マイクロ秒後に発生する。

【００１５】７Ｐ／８ＮＰの割り込みはそれから１０４
マイクロ秒後、８Ｐの割り込みはさらに１０４マイクロ
秒に発生する。

【００１６】以上のごとく最も割り込みが多いのは最初
の１バイトということになる。しかしこの方式による処
理は、次の割り込みが発生する前に読み込んでいればよ
いので、５２マイクロ秒以内に処理を完了する必要はな
く、処理速度の速い高性能のＣＰＵを必要とはしない。

【００１７】割り込み回路３ａ、３ｂ、３ｃがＣＰＵに
割り込み要求をかける時、ステータスにビットを立てて
ＣＰＵに受信終了時の状態を知らせる。

【００１８】ステータスは、例えば表１のビット割り付
け表に示すようにＤ０〜Ｄ７の８ビットで構成すればよ
い。

【００１９】

【表１】 上記ビット割りつけ表によれば、モードが８Ｐの場合は
Ｄ０のビットが０、Ｄ１のビットが０、Ｄ２のビットが
１になる。

【００２０】また、伝送速度とボーレートが一致してい
るかどうかは、１ビットの時間間隔内に受信信号が変化
しているかどうか判断し、変化していなければ、その段
階で受信データの伝送速度と設定したボーレートとは一
致していると判断してＤ３のＮＯＴーＳＰＥＥＤ（該当
しないボーレート）のビットは立てない。もし、変化し
ていればもっと高速の伝送スピードと判断してＮＯＴー
ＳＰＥＥＤのビットを立てる。

【００２１】さらに、ストップビットのタイミングの時
の受信データの状態を判断し、１であれば、その段階で
受信データの伝送速度と設定したボーレートとは一致し
ていると判断してＤ３のＮＯＴーＳＰＥＥＤのビットは
立てない。もし、０であれば、その段階で受信データの
伝送速度と設定したボーレートとは一致しないと判断し
てＮＯＴーＳＰＥＥＤのビットを立てる。

【００２２】図２は、上記認識装置を４個並列に接続し
たもので、認識装置Ａ１は１９２００ボー、認識装置Ａ
２は９６００ボー、認識装置Ａ３は４８００ボー、認識
装置Ａ４は２４００ボーのそれぞれ１種類のボーレート
を受け持ち、１２個のシフトレジスタがＲＳ２３２Ｃの
インターフェース５を介して必要なデータを取り込んだ
時、割り込み要求を発生するとともにステータスと受信
データをデータバッファに転送するように設けられてい
る。

【００２３】なお、上記のボーレート以外の高速又は低
速に設定した認識装置を組み合わせることにより、種々
の伝送速度の伝送にも対応することができる。

【００２４】図３は受信データを４個の認識装置が取り
込んで割り込み要求を発生させた時の、受信データと割
り込み要求との関係を示すタイムチャートで、例えば受
信データの伝送速度が９６００ボーで、モードが８ビッ
ト、パリティ無しの通信条件で数字の３とアルファベッ
トのＡとを受信した場合の各認識装置が割り込みを発生
する状態を示し、図３においてＲＤは受信データ、ＳＴ
はスタートビット、ＳＴＰはストップビットを示してい
る。

【００２５】図３において（ａ）は１９２００ボーに設
定された認識装置が上記受信データＲＤを取り込んで割
り込みを発生させる状態を示し、、ＣＬ１はクロック、
ＩＮＴ１は７ＮＰの割り込み、ＩＮＴ２は７Ｐ／８ＮＰ
の割り込み、ＩＮＴ３は８Ｐの割り込みを示し、最初の
割り込みのタイミングｉｎｔ１、ｉｎｔ２は受信信号が
１なのでステータスにＮＯＴーＳＰＥＥＤが立つことは
ないが、ｉｎｔ３は受信信号が０なのでステータスにＮ
ＯＴーＳＰＥＥＤを立てて割り込みを発生させる。次の
割り込みのタイミングｉｎｔ１ａ、ｉｎｔ２ａは信号が
１なのでステータスにＮＯＴーＳＰＥＥＤが立つことは
ない。さらに、次の割り込みのタイミングｉｎｔ２ａ、
ｉｎｔ２ｂは信号が０なのでステータスにＮＯＴーＳＰ
ＥＥＤを立てて割り込みを発生させる。

【００２６】図３において（ｂ）は９６００ボーに設定
された認識装置が受信データＲＤを取り込んで割り込み
を発生させる状態を示し、ＣＬ２はクロック、ＩＮＴ４
は７ＮＰの割り込み、ＩＮＴ５は７Ｐ／８ＮＰの割り込
み、ＩＮＴ６は８Ｐの割り込みを示し、最初の割り込み
のタイミングｉｎｔ４、ｉｎｔ５は信号が１なのでステ
ータスにＮＯＴーＳＰＥＥＤが立つことはないが、ｉｎ
ｔ６は信号が０なのでステータスにＮＯＴーＳＰＥＥＤ
を立てて割り込みを発生させる。次の割り込みのタイミ
ングｉｎｔ４ａは信号が０なのでステータスにＮＯＴー
ＳＰＥＥＤを立てて割り込みを発生させ、ｉｎｔ５ａは
信号が１なのでステータスにＮＯＴーＳＰＥＥＤが立つ
ことはない。３バイトめに発生する割り込みも信号が１
なのでＮＯＴーＳＰＥＥＤは立たない。

【００２７】図３において（ｃ）は４８００ボーに設定
された認識装置が受信データＲＤを取り込んで割り込み
を発生させる状態を示し、ＣＬ３はクロック、ＩＮＴ７
は７ＮＰの割り込み、ＩＮＴ８は７Ｐ／８ＮＰの割り込
み、ＩＮＴ９は８Ｐの割り込みを示している。１ビット
の間隔ｔ１のなかで受信データの信号が１から０に変化
しているので、実際に受信しているデータの伝送速度は
４８００ボーより高速と判断して、ｉｎｔ７、ｉｎｔ８
及びｉｎｔ９はステータスにＮＯＴーＳＰＥＥＤを立て
て割り込みを発生させる。

【００２８】図３において（ｄ）は２４００ボーに設定
された認識装置が受信データＲＤを取り込んで割り込み
を発生させる状態を示し、ＣＬ４はクロック、ＩＮＴ１
０は７ＮＰの割り込み、ＩＮＴ１１は７Ｐ／８ＮＰの割
り込み、ＩＮＴ１２は８Ｐの割り込みを示している。１
ビットの間隔ｔ２のなかで受信データの信号が１から０
に変化しているので、実際に受信しているデータの伝送
速度は２４００ボーより高速と判断して、最初の割り込
みのタイミングｉｎｔ１０、ｉｎｔ１１及びｉｎｔ１２
はステータスにＮＯＴーＳＰＥＥＤを立てて割り込みを
発生させる。

【００２９】上述のように、受信データＲＤを受信して
いく段階で、伝送速度が９６００ボーでモードが８ビッ
ト、パリティ無しの通信条件のレジスタだけが割り込み
発生時にステータスにＮＯＴーＳＰＥＥＤのビットを立
てないのでＩＮＴ５の割り込みだけが最終的に残り、９
６００ボーでモードが８ビット、パリティ無しの通信条
件で受信データが取り込まれて行く。

【００３０】次に、図４は認識装置ＡをＸＹプロッタＢ
に組み込んだ例を示し、ＣＰＵ１０の通信条件の認識手
順について図５のフローチャートで説明する。

【００３１】先ず、ホストコンピュータからデータが送
信されると、認識装置Ａはストップビットのタイミング
でＣＰＵ１０に順次割り込みをかける。割り込みが発生
すると（ステップＳＴ１）、ＣＰＵ１０はアドレスを読
んでボーレートを認識する（ステップＳＴ２）。

【００３２】次に、ステータスを読んで（ステップＳＴ
３）Ｄ０〜Ｄ２のどのディジットにビットが立っている
かでモードを調べ、ステップＳＴ２で認識したボーレー
トと、認識したモードとで処理するバッファを指定する
（ステップＳＴ４）。

【００３３】次にオーバーランの有無を判断し（ステッ
プＳＴ５）、オーバーランがあればステップＳＴ６に進
んでオーバーランＬＥＤを点灯させ、処理を終了する。

【００３４】オーバーランが無ければステップＳＴ７に
進んでＮＯＴーＳＰＥＥＤの有無を判断し、ビットが立
っていればそのレジスタは該当しないと判断してマスク
をかけ、割り込みを不可にする（ステップＳＴ８）。ビ
ットが立っていなければ、ステップＳＴ９に進んで受信
データをステップＳＴ４で指定したバッファに転送する
（ステップＳＴ９）。

【００３５】受信データの処理が終了すると、ステップ
ＳＴ１に戻って次の割り込みを待つ。割り込みが発生す
る度にステータスを読み取ってステータスにＮＯＴーＳ
ＰＥＥＤのビットが立っているレジスタに順次マスクを
かけて行く。

【００３６】なお、受信データの処理は通信条件が特定
するまでボーレート、モード別に用意されたバッファ
（ステップＳＴ４で指定）で処理して行くが、ステップ
ＳＴ８で割り込み不可の処理をしたレジスタに該当する
バッファは、その時点で消去していくので、最後まで残
ったバッファのデータを処理をすればよい。

【００３７】最終的にホストコンピュータからの送信デ
ータのモードとボーレートとに一致したレジスタにはマ
スクがかからないので、マスクをかけないレジスタから
の受信データは通信条件が特定できたと判断して、以後
この通信条件によってデータを受信することができる。

【００３８】上述のように、ボーレート別にクロックス
ピードが設定された認識装置はそれぞれ３個のシフトレ
ジスタを有し、データを取り込んで行く。各シフトレジ
スタは必要データをとり込むとステータスに通信状態を
示すビットを立てて、ＣＰＵに対して割り込み要求を行
うので、ＣＰＵはステータスを読み取って、内容を解析
し、条件の合わない（ＮＯＴーＳＰＥＥＤのビットが立
った）シフトレジスタにはマスクをかけ、以後の割り込
みを不可にしていくことにより、消去法により最終的に
は正しい条件のシフトレジスタが残りるので、必然的に
通信条件が決定される。このように、自動プロトコル認
識装置を使用することによりＣＰＵは割り込み要求の発
生したレジスタのステータスを判断するだけで通信条件
を特定することができ、通信条件を認識するためにＣＰ
Ｕに負荷をかけることもなく、また高性能を要求する必
要もない。

【００３９】

【発明の効果】本発明の自動プロトコル認識装置によれ
ば、調歩式伝送によるデータはモード別のシフトレジス
タに取り込んで、必要なデータを取り込んだ時の状態を
判断してステータスにビットを立てて割り込み要求を発
生するので、この自動プロトコル認識装置を備えたＣＰ
Ｕは割り込みのあったレジスタのステータスの内容を解
析し、条件に合わないレジスタにマスクをかけることに
より、順次消去法でレジスタを選択していくことがで
き、最終的に正しい通信条件のレジスタからのデータを
を特定することができるので、高性能のＣＰＵを使用し
なくとも自動プロトコル認識装置を使用することにより
従来のＣＰＵでホストコンピュータからの受信データの
通信条件を決定することができる。

【図面の簡単な説明】

【図１】本発明の自動プロトコル認識装置の構成を示す
ブロック図

【図２】ボーレートを設定した上記自動プロトコル認識
装置を複数配置したブロック図

【図３】（ａ）（ｂ）（ｃ）（ｄ）は受信データと割り
込み要求との関係を示すタイムチャート

【図４】上記自動プロトコル認識装置を備えたＸＹプロ
ッタのブロック図

【図５】上記自動プロトコル認識装置を備えたＣＰＵの
通信条件の認識手順を示すフローチャート

【符号の説明】

１ａ ７ＮＰタイミング回路 １ｂ ７Ｐ／８ＮＰタイミング回路 １ｃ ８Ｐタイミング回路 ２ａ ８ビットシフトレジスタ ２ｂ ９ビットシフトレジスタ ２ｃ １０ビットシフトレジスタ ３ａ 割り込み回路 ３ｂ 割り込み回路 ３ｃ 割り込み回路 Ａ 自動プロトコル認識装置

Claims (1)

【特許請求の範囲】
1. 【請求項１】 調歩式伝送による受信データをデータ長
   及びパリティの有無のモード別に想定して１バイトづつ
   取り込むモード別に用意されたシフトレジスタと、最初
   のスタートビットで予め設定したボーレートでクロック
   をスタートし、上記シフトレジスタに受信データを書き
   込むとともに、ストップビットのタイミングをカウント
   するモード別に用意されたタイミング回路と、上記タイ
   ミング回路がストップビットのタイミングをカウントし
   た時にストップビットの状態、又はデータ受信中に１ビ
   ットの時間間隔内に受信信号の変化の有無を判断し、ス
   トップビットが１又は受信信号に変化がない時には受信
   データの伝送速度が上記ボーレートに一致していると判
   断、ストップビットが０、又はデータ受信中に定常状態
   となるべき時の受信信号に変化があった時には受信デー
   タの伝送速度が上記ボーレートと異なると判断して、ス
   テータスにモード及び判断結果のビットを立てて、スト
   ップビットのタイミング毎に割り込み要求を発生するモ
   ード別に用意された割り込み回路とを備えたことを特徴
   とする自動プロトコル認識装置。