JPH08213986A - データ変換回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】オーバーフローの検出を条件判断のみで可能と
して、メモリ回路５の容量を有効に利用する。 【構成】メモリ回路５を複数のＡＴＭセルと同じ容量の
セルバッファ６で構成し、書込アドレス生成回路２はセ
ルバッファ６へ書込待機信号を出力し書込許可の場合書
込アドレス信号を出力する。また読出アドレス生成回路
３にセルバッファ６からＡＴＭセルの読出アドレス信号
を出力させる。書込判断回路４で伝送フレーム生成信号
に基づき、オーバーヘッド出力に先行しセルバッファ６
と同じデータ長の予告信号を発生し、読出アドレス信号
により読出しを開始する。予告信号が発生時は、ＡＴＭ
セルの新規書込開始を一時禁止して読出しのみを行なわ
せ、オーバーヘッドの未出力データ量が出力開始までに
読出されたデータ量と等しくなる時点を検出してオーバ
ーフロー検出信号を書込アドレス生成回路２に出力して
オーバーフローなく書込みを行わせる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、伝送フレームにブロッ
クデータを転送する際のデータ変換回路に関し、特にＩ
ＴＵ−Ｔ（国際電気通信連合）勧告Ｉ.432、Ｇ.709に準
拠したＳＤＨ(Synchronous Digital Hierarchy ；同期
デジタルハイアラーキ）フレームにブロックデータを転
送する際に用いて好適なデータ変換回路に関する。

【０００２】

【従来の技術】従来、ＡＴＭ（Asynchronous Transfer
Mode；非同期転送モード）通信におけるＩＴＵ−Ｔ勧
告Ｉ.432、Ｇ.709に準拠した装置内セルのデータ形式と
しては図２に示すようなものがある。

【０００３】図２（ａ）は装置内セルの構成を示し、ま
た図２（ｂ）はＡＴＭセルの構造を示している。装置内
セルは、その先頭に付加された一定長（ｎバイト）のス
イッチングタグと５３バイトのＡＴＭセルとから構成さ
れ、全体で（５３＋ｎ）バイトのデータ量を有してい
る。またＡＴＭセルは、５バイトのヘッダフィールドと
４８バイトの情報フィールドから構成され、全体で５３
バイトのデータ量を有している。

【０００４】ＡＴＭセルには、情報を持つ「有意セル」
と情報を持たない「アイドルセル」とがあり、有意セル
は伝送フレームに出力され、アイドルセルは伝送フレー
ムに出力されない。このとき装置内セルに含まれるＡＴ
Ｍセルが、有意セルかアイドルセルかの判別は、スイッ
チングタグの先頭バイトに「アイドルセル表示情報」が
存在するか否かにより判別され、アイドルセル表示情報
が存在する場合は、ＡＴＭセルがアイドルセルであるこ
とを意味し、存在しない場合は、ＡＴＭセルが有意セル
であることを意味している。

【０００５】このような装置内セルを伝送フレームに出
力する際のフォーマットを示したものが図３である。図
３(a) は同期転送モジュールＮ（Ｎ＝４）の伝送フレー
ム（ＳＴＭ−４）を示し、図３(b) は伝送フレームのイ
ンターフェースの概要を示している。ＳＴＭー４で呼称
される伝送フレームは、４０バイトのオーバーヘッドと
１０４０バイトのペイロードとにより構成され、これら
が周期的に伝送フレームインターフェースに出力され
る。

【０００６】オーバーヘッドは、フレーム同期信号、保
守信号、状態モニタ等の情報を表す３６バイトのセクシ
ョンオーバーヘッド（ＳＯＨ）とバーチャルコンテナが
送信側で組み立てられて伝送され、受信側で分解される
までの通信を確実に監視する１バイトのパスオーバーヘ
ッド（ＰＯＨ）、及び３バイトの固定スタッフから構成
されている。またペイロードには、入力された装置内セ
ルが入力した順序で書込まれ（セルＡ、セルＢ、…）、
この順序で出力される様になっている。

【０００７】このように装置内セルをペイロードにおけ
るＡＴＭセルに変換するデータ変換回路には、図４に示
す回路が知られている。データ変換回路２０は、メモリ
回路２１、書込みアドレス生成回路２２及び読出しアド
レス生成回路２３から構成されている。そして当該デー
タ変換回路２０は、入力する装置内セルのうち有意セル
のＡＴＭセル（５３バイト）を一旦メモリ回路２１に書
込み、その後ペイロードに出力すことによりフォーマッ
ト変換を行う。

【０００８】メモリ回路２１へのＡＴＭセルの書込み
は、書込みアドレス生成回路２２により行われ、当該書
込みアドレス生成回路２２に装置内セルの先頭信号が入
力すると、当該装置内セルの境界（スイッチングタグと
ＡＴＭセルとの境界）から始まるＡＴＭセルがメモリ回
路２１に書込まれる。

【０００９】なおＡＴＭセルがアイドルセルの場合は、
書込みは行われない。また読出しアドレス生成回路２３
は、伝送フレームのペイロードに対して、メモリ回路２
１に未読出しのＡＴＭセルがあれば読出しを行い、無け
れば所定仕様のアイドルセルを出力する。さらに伝送フ
レームへにオーバーヘッドが出力されているときは、実
行中の読出し又はアイドルセルの出力が一時中断する。

【００１０】メモリ回路２１へのＡＴＭセルの書込み
は、メモリ回路２１に空き容量が１バイトでもあれば、
当該空き領域から開始される。このときメモリ回路２１
にＡＴＭセルを書込む処理と、当該メモリ回路２１から
ペイロードに出力する（読出し）処理とは並行して行わ
れ、かつ、装置内セルに含まれるスイッチングタグがメ
モリ回路２１に書込まれない関係から、ペイロードへの
出力は当該スイッチングタグの分だけ進んで行われる。
即ちペイロードへの出力が先行するためメモリ回路２１
への書込みと読出しが並行して行われる場合であっても
未読出しのデータ領域に新たなＡＴＭセルが上書きされ
ることはない。

【００１１】しかし伝送フレームにオーバーヘッドが出
力されている最中は、メモリ回路２１からＡＴＭセルの
読出しが中断しているにもかかわらず、書込みが継続し
て行われるので、未読出しデータ領域に新しいデータが
上書きされる事態が生じ、読出し中のＡＴＭセルの内容
が変わってしまう問題がある。

【００１２】従って新たにＡＴＭセルをメモリ回路２１
に書込む際には、オーバーヘッドの出力時期を考慮し
て、未読出しデータを上書きすることなく書込みが可能
か否かを判断しなければならない。

【００１３】メモリ回路２１にＡＴＭセルを書込むこと
が可能か否かの判断は、以下のステップを経ることによ
り可能になる。即ち、オーバーヘッドが周期的に伝送フ
レームに出力されて読出しが停止することから、読出し
開始時に当該読出しが停止するか否かを判断する。そし
て読出しが停止すると判断した場合は、メモリ回路２１
からＡＴＭセルの読出しを開始してからオーバーヘッド
の出力が終了するまでに、当該メモリ回路２１に新たに
１つのＡＴＭセルを連続して書込めむための空き領域が
あるか否かを判断する。この判断により空き領域がない
場合は、書込みを禁止することにより未読出しのＡＴＭ
セルデータの上書き、即ちオーバーフローの発生を防止
する。

【００１４】従って読出しが停止する場合において、Ａ
ＴＭセルの読出しを開始してからオーバーヘッドの出力
が終了するまでの間に書込みを開始するとオーバーフロ
ーを起こす条件は、 （メモリ回路の空き領域）＜５３バイト …式１ となる。この条件は、メモリ回路２１を５３バイトのデ
ータ領域を持つ複数のセルバッファにより構成した場
合、 （書込み対象セルバッファ）＝（読出し中のセルバッファ） …式２ と書換えることができる。式２に基づくオーバーフロー
検出回路は、式１に基づくオーバーフロー検出回路より
簡単な回路構成で実現できる利点がある。

【００１５】

【発明が解決しようとする課題】しかしながら、式２に
示すオーバーフローの検出条件は、簡単な回路構成で実
現できる反面、メモリ回路２１に１〜５２バイトの空き
領域がある状態でもオーバーフローを検出してしまい、
このためメモリ回路２１を有効に使用することができな
い問題があった。

【００１６】この問題に対し読出しが停止される場合、
メモリ回路２１の空き容量がオーバーヘッドの未出力デ
ータ量より大きくなければ、書込みを開始しても未読出
しのデータ領域に新たなデータを上書する事態が生じな
い。従ってこの場合、オーバーフローを起こす条件は、 （メモリ空き容量）＜（未出力データ量） …式３ となる。なお式３における「未出力データ量」はオーバ
ーヘッドの未出力のデータ量を意味している。

【００１７】ところが、式３に基づくオーバーフロー検
出回路には、書込みアドレス値、読出しアドレス値、伝
送フレームを生成する伝送フレーム生成信号によりオー
バーフローを起こすか否か、即ち式３が成立つか否かを
演算処理して判断する必要がある。このとき書込みと読
出しが並行して行われる関係から高速演算を行う必要が
あり、システムのコストアップの要因になっていた。

【００１８】

【課題を解決するための手段】本発明は上記課題を解決
するために、伝送フレーム生成信号によりオーバーヘッ
ドとペイロードからなる伝送フレームを生成する際に、
オーバーヘッドの出力と競合することなく順次入力する
ブロックデータを前記ペイロードに挿入してなるデータ
変換回路において、ブロックデータの書込み及び読出し
が並行して行われる所定容量を持つセルバッファが複数
設けられたメモリ回路と、書込み対象となるセルバッフ
ァを選択して、当該セルバッファが書込み待であること
を示す書込み待機信号を出力し、書込みが許可された際
には前記セルバッファに書込みアドレス信号を出力する
書込みアドレス生成回路と、セルバッファに書込まれた
ブロックデータを読出す際の読出しアドレス信号を出力
するアドレス生成回路と、伝送フレーム生成信号に基づ
き、セルバッファと同じデータ長を持つオーバーヘッド
の予告信号を当該オーバーヘッドの出力に先行して出力
し、前記読出しアドレス信号によりセルバッファから新
規に読出しを開始する際に、前記予告信号が出力されて
いるときは当該セルバッファへのブロックデータの新規
書込み開始を一時禁止して読出しのみを行なわせると共
に、オーバーヘッドの未出力データ量が当該オーバーヘ
ッドの出力開始までに前記セルバッファから読出された
ブロックデータのデータ量と等しくなる時点を検出して
書込みアドレス生成回路に書込みを許可するオーバーフ
ロー検出信号を出力する書込み判断回路とを有する、こ
とを特徴とする。

【００１９】

【作用】本発明にかかるデータ変換回路は、書込み対象
となるセルバッファと、読出し対象となるセルバッファ
が同じ場合にオーバーヘッドが出力される事により生ず
るオーバーフローを未然に防止するために、オーバーヘ
ッドの未出力データ量と当該オーバーヘッドの出力前に
読出を完了したデータ量（メモリの空き容量）とが等し
くなる時点までＡＴＭセルの書込み開始を禁止する。

【００２０】即ち、伝送フレームを出力するための伝送
フレーム生成信号が入力すると、オーバーヘッドの出力
に先行してＡＴＭセルと同じデータ長の予告信号を出力
する。これによりオーバーヘッドが出力されるのは、次
に新たに始まる読出し期間中においてであり、当該読出
し開始時に予告信号が出力されていることを検出するこ
とにより判断可能になる。

【００２１】ところがオーバーヘッドの出力中は、読出
しが中断され書込みのみが行われるので、当該読出し期
間中にオーバーヘッドが出力されるとオーバーフローを
起こすことになる。

【００２２】そこで新たに読出しを開始する時点で、予
告信号が出力されている場合は、書込み開始を一時禁止
し、読出しのみを行、これによりメモリの空き容量は増
大する。そして、オーバーヘッドの出力により読出しが
中断されて、当該メモリの空き容量の増大は止まる。従
ってオーバーヘッドの未出力データ量が、先のメモリの
空き容量と等しくなる時点まで書込みの開始を禁止して
おけば、オーバーヘッドの出力終了時点でメモリの空き
容量は開始したＡＴＭセルのデータ書込みにより丁度埋
め尽くされる（空き容量がなくなる）。オーバーヘッド
の出力が終了すると読出しが再開されるので、継続して
書込みを行ってもオーバーフローを起こす恐れはなくな
る。

【００２３】このオーバーヘッドの未出力データ量と、
メモリの空き容量とが等しくなる時点の検出は書込み判
断回路が行い、詳しくは周期カウンタ及び間隔信号が用
いられる。間隔信号は、オーバーヘッドと同じデータ長
を持ち、オーバーヘッドの出力前に予告信号と同時に出
力される。そして間隔信号の出力により周期カウンタ
は、その時のカウント値を保持し、間隔信号が出力され
なくなると保持していたカウンタ値からカウントを再開
する。

【００２４】従ってカウンタ値が所定のカウンター値
（例えば、周期カウンタが５３進カウンターの場合、所
定のカウンター値として「５２」を選択することができ
る）になる時点においては、既にオーバーヘッドの出力
時間が当該カウンタの一時停止により考慮されているの
で、上述したメモリの空き容量分だけ、オーバーヘッド
の出力終了より早く所定のカウンター値となる。このた
めカウンタ値が所定のカウンタ値に達した時は、メモリ
の空き容量とオーバーヘッドの未出力データ量とが等し
くなる時となる。

【００２５】以上により、オーバフローを起こすか否か
を演算処理して判断する必要がなく、単に各信号の状態
を監視して、所定の条件になったときに書込みの開始を
指示するだけでオーバーフローの発生を防止することが
可能になる。従って、最小のメモリの空き容量のみを確
保すればよいのでメモリが有効に利用できる。

【００２６】

【実施例】本発明の実施例を図を参照して説明する。
尚、本実施例はＩＴＵ−Ｔ（国際電気通信連合）勧告
Ｉ.432、Ｇ.709に準拠したＳＤＨの伝送フレームにブロ
ックデータ（ＡＴＭセル）を転送する場合のデータ変換
回路について説明するが、本発明はこれらに限定される
事なく、データ長が一定のブロックデータを転送するデ
ータ変換回路に適用できることは言うまでもない。

【００２７】図１は、本実施例にかかるデータ変換回路
の構成図を示し、当該データ変換回路１は、メモリ回路
５、書込みアドレス生成回路２、読出しアドレス生成回
路３、書込み判定回路４を有している。

【００２８】そしてメモリ回路５には、入力端子Ｔ１及
び出力端子Ｔ４が設けられ、入力端子Ｔ１を介して８ビ
ットのパラレル形式で装置内セルが入力し、出力端子Ｔ
４を介してメモリ回路５からのＡＴＭセル（以下、当該
ＡＴＭセルをブロックデータと称す）が伝送フレームの
ペイロードに出力される。また書込みアドレス生成回路
２には、入力端子Ｔ２が設けられて装置内セルの境界を
示す境界信号が入力し、書込み判定回路４及び読出しア
ドレス生成回路３には、入力端子Ｔ３が設けられて伝送
フレームを生成する伝送フレーム生成信号が入力する。
さらに読出しアドレス生成回路３には出力端子Ｔ５が設
けられて、アイドルセル挿入指示信号が伝送フレームに
出力される。

【００２９】メモリ回路５には、ＡＴＭセルのデータ長
と等しい５３バイトのデータ長を持つ複数のセルバッフ
ァ６（６ａ，…，６ｎ）が設けられ、当該セルバッファ
６に入力端子Ｔ１から入力する８ビットのパラレル形式
の装置内セルにおける有意セルであるＡＴＭセルが書込
まれ、出力端子Ｔ４から伝送フレームのペイロードに出
力される。なおセルバッファ６の数は、伝送フレームの
種類により適宜決定される。またＡＴＭセルがアイドル
セルの場合は、書込みは行われない。

【００３０】書込みアドレス生成回路２には、入力端子
Ｔ２を介して装置内セルの境界（スイッチングタグとＡ
ＴＭセルとの境界）を示す境界信号が入力する。そして
当該境界信号に基づき書込み対象となるセルバッファ６
を選択する書込みセルバッファ選択信号がラインＬ４を
介してメモリ回路５に出力される。なおセルバッファ６
の選択は、セルバッファ６ａ，セルバッファ６ｂ，…，
セルバッファ６ｎ，セルバッファ６ａのように順次選択
される。この後選択されたセルバッファ６に対して、書
込みアドレス生成回路２からラインＬ５を介して書込み
アドレス信号が出力されて書込みが開始される。

【００３１】書込みアドレス生成回路２は、所定のセル
バッファ６に書込み開始待ちであることを知らせる書込
み待機信号をラインＬ８を介して読出しアドレス生成回
路３及び書込み判定回路４に出力する。

【００３２】そこで読出しアドレス生成回路３が、当該
書込み待機信号を受信すると、該当するセルバッファ６
の読出し状態を「１」に設定して読出し可能にし、読出
しセルバッファ選択信号をラインＬ６を介して、また読
出しアドレス信号をラインＬ７を介してメモリ回路５及
び書込み判定回路４に出力する。

【００３３】これによりメモリ回路５に読出しセルバッ
ファ選択信号が入力すると読出し対象となるセルバッフ
ァ６が選択され、そして読出しアドレス信号により該当
するセルバッファ６からＡＴＭセルのデータがアドレス
順に読出されて、出力端子Ｔ４からペイロードに出力さ
れる。この読出しが完了するとセルバッファ６の読出し
状態が「０」に設定される。

【００３４】なおオーバーヘッドが伝送フレームに出力
されている間は、読出しアドレス信号の出力は中断され
て、これによりメモリ回路５からの読出しが中断する。

【００３５】また、選択したセルバッファ６の読出し状
態が「０」の場合は、当該セルバッファ６に読出すべき
ＡＴＭセルが存在しないので、メモリ回路５からの読出
しは行われず該当する位置にアイドルセルを挿入すべく
アイドルセル挿入指示信号を出力端子Ｔ５に出力され
る。

【００３６】一方書込み判定回路４は、書込みアドレス
生成回路２からラインＬ８を介して書込み待機信号を受
信すると、当該セルバッファ６の書込み状態を「０」に
するとことにより一時書込み開始を禁止して、オーバー
フローを起こさずに書込みが可能であるか否かを判定す
る。そして書込み可能と判断した場合には、書込み状態
を「１」にして書込み可能にして書込みアドレス信号に
より該当するセルバッファ６にＡＴＭセルのデータが
「０」〜「５２」まで順次アドレッシングされて書込ま
れる。また不可能と判断した場合は、書込み状態を
「０」のままとして書込み禁止が継続される。

【００３７】この書込み判定回路４における書込み判定
手順を図５に示すブロック図を参照して詳細に説明す
る。書込み判定回路４は、第１，第２デコーダ１１，１
２を有するデコーダ回路３０、第１論理回路１７、５３
進カウンタ（以下単にカウンタと記す）１３と第３デコ
ーダ１４とを有するカウンタ回路４０、第２論理回路１
４と書込み状態表示用レジスタ１５とを有する書込み状
態表示回路５０、及びオーバーフロー検出回路１６から
なっている。

【００３８】第１デコーダ１１には、読出しアドレス生
成回路３からラインＬ７を介して読出しアドレス信号
（アドレス：０，１，２，…，５２）が入力し、読出し
アドレスが５２になると、１つのＡＴＭセルの読出完了
したことを意味するので読出し完了信号をラインＬ１２
を介して第１論理回路１７に出力する。

【００３９】また第２デコーダ１２は入力端子Ｔ３に接
続されて、伝送フレームを生成する伝送フレーム生成信
号が入力する。そして当該伝送フレーム生成信号が入力
するとオーバーヘッドの出力を予告する予告信号をライ
ンＬ１３を介して第１論理回路１７に出力すると共に、
オーバーヘッドのデータ長を示す間隔信号をラインＬ１
４を介してカウンタ１３及び第２論理回路１８に出力す
る。

【００４０】第１論理回路１７には、第１デコーダから
の読出し完了信号と第２デコーダ１２からの予告信号と
が入力して論理演算を行い、読出し完了信号が「１」で
予告信号が「０」の時にのみ「１」の信号（リセット信
号）を出力する。

【００４１】カウンタ１３のリセット端子（Ｒ）には、
第１論理回路１７からの出力が入力し、またホールド端
子（Ｈ）には第２デコーダ１２からの間隔信号が入力す
る。ホールド端子に「０」の間隔信号が入力している時
は、カウンタ１３は順次カウントして、０，１，２，
…，５２，０，…のカウンタ値をラインＬ１５を介して
第３デコーダ１４に出力する。一方「１」の間隔信号が
入力すると、その時のカウンタ値が保持（カウンタ１３
が一時停止）され、再び間隔信号が「０」になるとカウ
ントを継続する。またリセット端子に入力する第１論理
回路１７からの信号が「１」となるとカウンタ値はリセ
ットされて、カウンタ値は「０」となる。第３デコーダ
１４には、カウンタ１３からのカウンタ値がラインＬ１
５を介して入力して、そのカウンタ値が「０」のときに
「１」のパルス信号をラインＬ１６を介して第２論理回
路１８に出力する。

【００４２】第２論理回路１８には、第３デコーダから
のパルス信号とラインＬ１４を介して入力する第２デコ
ーダ１２からの間隔信号とが入力して、パルス信号が
「１」で間隔信号が「０」のときにのみ「１」の信号を
書込み状態表示用レジスタ１５に出力する。

【００４３】書込み状態表示用レジスタ１５には、アド
レス生成回路３からラインＬ６を介して出力された読出
しセルバッファ選択信号、書込みアドレス生成回路２か
らラインＬ８を介して出力された書込み待機信号及び上
述した第２論理回路１８からの出力が入力して、セルバ
ッファ６（６ａ，６ｂ，…，６ｎ) の書込み状態を記憶
する。

【００４４】そしてオーバーフロー検出回路１６には、
書込みアドレス生成回路２からラインＬ８を介して出力
された書込みセルバッファ６を選択する書込み待機信号
及び書込み状態表示用レジスタ１５からラインＬ１７を
介して出力される書込み状態信号が入力する。当該書込
み状態信号が「０」の場合にはオーバーフローを起こす
ので、オーバーフロー検出回路１６は、書込み待機信号
が示す書込みセルバッファ６への書込み開始を一時禁止
すべく「０」のオーバーフロー検出信号を書込みアドレ
ス生成回路２に出力して該当セルバッファの書込み状態
を「０」にする。これにより書込み開始が禁止される。
一方書込み状態信号が「１」の場合には、オーバーフロ
ーを起さないので、オーバーフロー検出回路１６は、書
込み待機信号が示す書込みセルバッファ６への書込みを
許可すべく「１」のオーバーフロー検出信号を書込みア
ドレス生成回路２に出力して該当セルバッファの書込み
状態を「１」にして、書込みが開始される。

【００４５】上記構成の動作を図６に示すタイムチャー
トを参照して詳細に説明する。第１デコーダ１１に入力
する読出しアドレス生成回路３からの読出しアドレス信
号のアドレス値が５２になると、読出し中のセルバッフ
ァ６から１つのＡＴＭセルが読出し完了したことを示す
読出し完了信号が第１論理回路１７に出力される。

【００４６】一方入力端子Ｔ３を介して伝送フレームを
生成する伝送フレーム生成信号が第２デコーダ１２に入
力すると、当該第２デコーダ１２はオーバーヘッドを伝
送フレームに出力するために予告信号を第１論理回路１
７に出力すると共に、間隔信号をカウンタ１３及び第２
論理回路１８に出力する。

【００４７】この間隔信号は予告信号と同時に「１」と
なり、オーバーヘッドの間隔に等しい時間継続する。予
告信号は、オーバーヘッドが出力される時点より５３ク
ロック先行して「１」となり、オーバーヘッドが出力さ
れるまで継続して（即ち５３ロック）出力される。。

【００４８】従って、ＡＴＭセルの読出し中に予告信号
が出力されると予告信号が５３クロック後に終了するの
で、現在行われている読出しが終了し次の読出しにおい
てオーバーヘッドの出力が行われて、この間読出しが中
断する。オーバーフローを起こすか否かの判断が必要に
なるのは、この読出し中断期間においてであり、特に書
込み対象となるセルバッファと読出し対象となるセルバ
ッファとが同じ場合に生じる。以下この場合について、
(A) 予告信号が出力開始される読出し期間、(B) オーバ
ーヘッドが出力開始される読出し期間について項分けし
て説明する。

【００４９】(A) 予告信号が出力開始される読出し期
間 予告信号は５３クロック継続して出力されるので、新た
に読出しを開始する時点で予告信号が「０」のときは、
当該読出し期間中においてはオーバーヘッドの出力は行
われない。従ってオーバーフローすることがないので、
セルバッファ６に対する書込み状態は「１」となってＡ
ＴＭセルの書込みが行われる。

【００５０】即ちセルバッファから新たに読出を開始す
る際には、第１論理回路１７に、「１」の読出し完了信
号と「０」の予告信号が入力し、当該第１論理回路１７
から「１」の信号がカウンタ１３のリセット端子（Ｒ）
に出力されてカウンタ値が「０」となる。これにより第
３デコーダ１４から「１」のパルス信号が第２論理回路
１８に出力される。

【００５１】このとき間隔信号は「０」なので、第２論
理回路１８の出力は「１」となって、当該信号が書込み
状態表示用レジスタ１５に入力される。書込み状態表示
用レジスタ１５からは、ラインＬ１７を介してオーバー
フロー検出回路１６に「１」の書込み状態信号が入力す
る。オーバーフロー検出回路１６は、書込み状態信号が
「１」の場合は、オーバーフローを起さないと判断して
「１」のオーバーフロー検出信号を書込みアドレス生成
回路２に出力する。これにより書込み待機信号が示す書
込みセルバッファ６に対する書込み状態が「１」となっ
て書込みが開始される。

【００５２】なおこの読出し期間中においては、セルバ
ッファへの書込み及び読出しが行われている状態である
が、その途中において間隔信号が出力されると、カウン
タ１３が停止し、その時のカウンタ値が保持される。

【００５３】即ち第１論理回路１７に、第２デコーダ１
２から「１」の間隔信号がカウンタ１３のホールド端子
（Ｒ）に入力するので、その時点でのカウンター値は保
持されて当該カウンタ１３のカウントアップが停止す
る。

【００５４】このとき第２論理回路１８の出力も「０」
となって当該信号が書込み状態表示用レジスタ１５に入
力され、「０」の書込み状態信号がオーバーフロー検出
回路１６に入力する。

【００５５】書込み状態信号が「０」のときオーバーフ
ロー検出回路１６は、オーバーフローを起すと判断する
が、書込み待機信号が「０」で書込み中なのでオーバー
フロー検出信号は書込みアドレス生成回路２に出力され
ない。即ち書込みが継続される。

【００５６】その後、間隔信号が「０」になり、カウン
タ１３は保持したカウント値からカウントを継続するよ
うになる。この場合も、書込み待機信号が「０」で書込
み中なのでオーバーフロー検出信号は書込みアドレス生
成回路２に出力されず継続して書込みが行われる。

【００５７】(B) オーバーヘッドが出力開始される読
出し期間 読出し開始時における予告信号が「１」であるので、当
該読出し期間中にオーバーヘッドが出力される。従って
オーバーフローを起こす場合が生じるのでセルバッファ
への書込み開始を一時禁止する。

【００５８】即ち読出し開始時において読出し完了信号
が「１」で予告信号が「１」となるので、第１論理回路
１７からの出力は「０」であり、カウンタ１３はリセッ
トされない。従って、カウンタ１３は新たな読出しが開
始されるにもかかわらず、先の読出しでカウントをスタ
ートした状態を継続している。当該カウンタ１３は５３
進カウンタなので、読出しと同時にカウントアップする
と読出し終了時にはカウント値は「５２」になり、次の
クロックで「０」のカウント値が出力されるはずであ
る。しかし上述したように、先の読出し期間中において
間隔信号により、オーバーヘッドが出力される期間に相
当する時間当該カウンタ１３がカウント動作を一時停止
しているので、読出し終了時におけるカウンタ値は「５
２」に至っていない。

【００５９】以上により、第３デコーダ１４からは、
「０」の信号が第２論理回路に入力し、書込み状態表示
用レジスタ１５には「０」の書込み状態信号が出力され
る。

【００６０】これによりオーバーフロー検出回路は、オ
ーバーフローを起こすと判断して「０」のオーバーフロ
ー検出信号を書込みアドレス生成回路２に出力する。

【００６１】このような状態、即ち読出しのみが行われ
ている状態において、予告信号が「０」となり、それと
同時にオーバーヘッドの出力が開始されて読出しが停止
される。

【００６２】オーバーヘッドが出力されている間もカウ
ンタ１３はカウントを継続して、オーバーヘッド出力中
にカウンタ値が「５２」になる。このときのオーバーヘ
ッドの未出力データ量(B) は、オーバーヘッドの出力前
に既に読出したＡＴＭセルのデータ量(A) と等しい。

【００６３】オーバーヘッドの出力中に書込みを開始す
る際に、書込み対象のセルバッファの書込み状態が
「０」であるのは、読出し中のセルバッファと書込み対
象のセルバッファが等しく、かつ、オーバーヘッドの未
出力データ量よりも書込み対象のセルバッファ内の読出
し済みのデータ量が少ない場合である。このとき書込み
を開始するとセルバッファ内の読出し前のデータへの上
書きが発生するため、オーバーヘッドの出力中に書込み
対象のセルバッファの書込み状態が「０」である場合を
オーバーフローを起こすと判断することができる。

【００６４】即ち、オーバーフローが起きる条件は、 （書込み対象セルバッファ）＝（読出し中のセルバッフ
ァ） 且つ （読出し済みのデータ量）＜（未読出しデータ量） であり、この条件を満たさない限界点（Ａ＝Ｂ）で書込
みを開始することによりオーバーフローの発生が防止可
能となる。

【００６５】このＡ＝Ｂのとき、即ちカウンタ１３の出
力が「０」になったとき（リセットされて「０」になる
場合と異なる）、第３デコーダ１４から「１」のパルス
信号が出力されるので第２論理回路１８の出力は「１」
となる。従って書込み状態表示用レジスタに「１」が入
力して、「１」の書込み状態信号がオーバーフロー検出
回路１６に入力する。

【００６６】書込み状態信号が「１」のときオーバーフ
ロー検出回路１６は、オーバーフローを起さないと判断
し、書込みアドレス生成回路２に「１」のオーバーフロ
ー検出信号を出力して書込み状態を「１」として書込み
可能にする。

【００６７】なお、書込みが一時禁止されている間に入
力するデータは、他のセルバッファに書込みの余裕があ
れば書込まれるが、余裕がない場合には廃棄される。

【００６８】なお上記説明は、読出し対象となるセルバ
ッファと書込み対象となるセルバッファとが同じ場合を
想定して説明しているが、これらが異なる場合でも同様
の条件でオーバーフローを検出することができる。

【００６９】またオーバーヘッドの出力周期及びオーバ
ーヘッドのデータ量が異なる場合、変更を要する箇所は
第２デコーダ１２のみであり、第２デコーダ１２は簡単
な組み合わせ回路により実現出来るため、異なる種類の
伝送フレームにも容易に適用が可能である。

【００７０】さらに上記実施例では、ＩＴＵ−Ｔ（国際
電気通信連合）勧告Ｉ.432、Ｇ.709に準拠したＳＤＨの
伝送フレームにＡＴＭセルを転送する場合について説明
したが、先に述べたようにこれに限定されるものではな
く、一定のデータ長を持つブロックデータを伝送フレー
ム等に転送する際に、他のデータの競合出力を回避して
転送を行う場合にも適用可能である。

【００７１】以上説明したように本実施例にかかるデー
タ変換回路によると、論理演算することなくオーバーフ
ローの検出が可能になる。

【００７２】加えて、異なる種類の伝送フレーム（ＳＴ
Ｍー１，ＳＴＭー４，ＳＴＭー１６，等）に対しては、
第２デコーダの仕様のみを変更することにより適用可能
となり、システムのコストダウンが図られる。

【００７３】

【発明の効果】本発明によれば、オーバーヘッドの出力
に先行して予告信号を出力するので、オーバーフローを
起こす状態を検知することが可能になる。従って、演算
処理してオーバーフローを起こすか否かを判断する必要
がないので、メモリーが有効に用いられれると共に、高
速処理が可能になる。

【図面の簡単な説明】

【図１】本発明の実施例の説明に適用されるデータ変換
回路のブロック図である。

【図２】従来の技術の説明に適用される図で、(a) は装
置内セルの構造を示す図、(b)はＡＴＭセルの構造を示
す図である。

【図３】従来の技術の説明に適用される図で、(a) は伝
送フレームの構造を示す図、(b) は伝送フレームインタ
ーフェースの構造を示す図である。

【図４】従来の技術の説明に適用されるデータ変換回路
のブロック図である。

【図５】図１のデータ変換回路に用いられる書込み判定
回路のブロック図である。

【図６】図５の書込み判定回路のタイミングチャートで
ある。

【符号の説明】

１ データ変換回路 ２ 書込みアドレス回路 ３ 読出しアドレス回路 ４ 書込み判定回路 ５ メモリ回路 ６（６ａ，６ｂ，…，６ｎ） セルバッファ １６ オーバーフロー検出回路 １７ 第１論理回路 ３０ デコーダ回路 ４０ カウンタ回路 ５０ 書込み状態表示回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 伝送フレーム生成信号によりオーバーヘ
   ッドとペイロードからなる伝送フレームを生成する際
   に、オーバーヘッドの出力と競合することなく順次入力
   するブロックデータを前記ペイロードに挿入してなるデ
   ータ変換回路において、 ブロックデータの書込み及び読出しが並行して行われる
   所定容量を持つセルバッファが複数設けられたメモリ回
   路と、 書込み対象となるセルバッファを選択して、当該セルバ
   ッファが書込み待であることを示す書込み待機信号を出
   力し、書込みが許可された際には前記セルバッファに書
   込みアドレス信号を出力する書込みアドレス生成回路
   と、 セルバッファに書込まれたブロックデータを読出す際の
   読出しアドレス信号を出力するアドレス生成回路と、 伝送フレーム生成信号に基づき、セルバッファと同じデ
   ータ長を持つオーバーヘッドの予告信号を当該オーバー
   ヘッドの出力に先行して出力し、前記読出しアドレス信
   号によりセルバッファから新規に読出しを開始する際
   に、前記予告信号が出力されているときは当該セルバッ
   ファへのブロックデータの新規書込み開始を一時禁止し
   て読出しのみを行なわせると共に、オーバーヘッドの未
   出力データ量が当該オーバーヘッドの出力開始までに前
   記セルバッファから読出されたブロックデータのデータ
   量と等しくなる時点を検出して書込みアドレス生成回路
   に書込みを許可するオーバーフロー検出信号を出力する
   書込み判断回路とを有する、 ことを特徴とするデータ変換回路。
2. 【請求項２】 前記書込み判断回路が、 前記アドレス信号が入力して、当該アドレス信号が所定
   のアドレス値の場合に、読出し完了を示す読出し完了信
   号を出力すると共に、伝送フレーム生成信号が入力し
   て、オーバーヘッドと同じデータ長の間隔信号及び前記
   予告信号を同時に出力するデコーダ回路と、 読出し完了信号が読出し完了状態を示し、かつ、予告信
   号が非予告状態を示す時にはリセット信号を出力する第
   １論理回路と、 該リセット信号が入力してリセットされると共に、前記
   間隔信号が入力して入力時のカウンタ値を当該間隔信号
   が継続している間保持する周期カウンタを持ち、当該周
   期カウンタが所定のカウンタ値に達した際にパルス信号
   を出力するカウンタ回路と、 前記パルス信号が前記周期カウンタのカウンタ値が所定
   値に達したことを示し、かつ、予告信号が非予告状態を
   示す時には、書込み状態信号を出力する書込み状態表示
   回路と、 書込み状態信号を検出して、当該書込み状態信号が書込
   み可能状態を示す時には、オーバーフロー検出信号を書
   込みアドレス生成回路に出力するオーバーフロー検出回
   路とを有する、 請求項１記載のデータ変換回路。