JPH08213843A - 圧電発振回路 - Google Patents

圧電発振回路

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JPH08213843A
JPH08213843A JP7020349A JP2034995A JPH08213843A JP H08213843 A JPH08213843 A JP H08213843A JP 7020349 A JP7020349 A JP 7020349A JP 2034995 A JP2034995 A JP 2034995A JP H08213843 A JPH08213843 A JP H08213843A
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來久夫 冨永
Eiichi Hasegawa
栄一 長谷川
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Abstract

(57)【要約】 【目的】 集積化の際のチップ面積の増大を抑えるとと
もに、安定した発振動作を行え、且つ確実に発振停止可
能な圧電発振回路を提供することにある。 【構成】 CMOSインバータ1の入出力端子間に接続
される帰還抵抗2と、それぞれ帰還抵抗2のそれぞれの
端子に接続される一対の負荷容量C1、C2と、帰還抵
抗2と並列に接続される圧電振動子3とから帰還回路4
はなる。MOSトランジスタよりなる第1の単極双投ス
イッチング素子S1はCMOSインバータ1の入力端子
10を帰還抵抗2から切り放し接地し、同じく第2の単
極双投スイッチング素子S2は帰還抵抗2の他方の端子
をCMOSインバータ1の出力端子11から切り放して
接地することにより、CMOSインバータ1の入力端
子、帰還抵抗の一方の端子間およびCMOSインバータ
1の出力端子、帰還抵抗の他方の端子間に生ずるストレ
イ容量の影響を無くし帰還回路4を遮断して発振を確実
に停止させる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は圧電発振回路に関するも
のである。
【0002】
【従来の技術】現在、CMOSインバータの入出力端子
間に水晶振動子等の圧電振動子および帰還抵抗を接続し
て構成した圧電発振回路が市販されており、この種の圧
電発振回路では、CMOSインバータの入力端子を接地
するMOSトランジスタを設けて発振を停止させる発振
停止機能を設けたものがある。また、最近では数KΩ〜
数10KΩ程度の抵抗値を持つ帰還抵抗を用いてオーバ
ートーン発振させるものがある。このようなオーバート
ーン発振させるものでは、上述のようにMOSトランジ
スタを介してCMOSインバータの入力端子を接地して
発振停止させると、帰還抵抗の抵抗値が低いためこの帰
還抵抗を介してCMOSインバータの出力端子から入力
端子へ電流が流れ、さらには発振停止用のMOSトラン
ジスタを介して貫通電流が流れてしまい、発振停止時の
電力消費を増加させてしまう。これを避けるため、実公
平5−43526号に開示されるものでは、図5(同図
において51はCMOSインバータ、52は水晶振動
子、53、54は負荷容量、55は発振停止用のMOS
トランジスタである。)に示すように、オーバートーン
用の帰還抵抗56に直流成分遮断用のコンデンサ57を
直列に接続してなる交流帰還用の帰還回路と、数100
KΩ〜1MΩ程度の抵抗値を持つ高抵抗58からなる直
流帰還用の帰還回路とを設け、発振時の消費電力を抑え
ている。また、図示しないが、特公平4−57241号
に開示されるものでは、帰還抵抗をトランスファーゲー
トで構成し、発振停止時にこのトランスファーゲートを
遮断することにより、発振時の消費電力を抑えている。
【0003】
【発明が解決しようとする課題】しかしながら、実公平
5−43526号に開示されるものでは、集積化の際、
直流成分遮断用のコンデンサ57を高精度に集積するこ
とは技術的に難しい。また、数100KΩ〜1MΩ程度
の高抵抗58によるチップ面積の増大等、コスト面で不
利となる。さらに、高抵抗58に伴う寄生容量、寄生イ
ンダクタンスの発生により、発振の不安定性、波形歪の
発生、周波数のずれ等の問題を引き起こす。
【0004】また、特公平4−57241号に開示され
るものでは、オーバートーン発振のようなVHF帯に及
ぶ周波数においては、トランスファーゲートのストレイ
容量(主にCDS)のため、トランスファーゲートを遮断
しても交流帰還が行われることと、発振停止用のMOS
トランジスタの抵抗値によるバイアスのためCMOSイ
ンバータの入力端子が厳密な意味では接地されていない
こととが重なって発振停止が遅れたり、発振を停止させ
ることができないことがある。
【0005】そこで、本発明の目的は、集積化の際のチ
ップ面積の増大を抑えるとともに、安定した発振動作を
行え、且つ確実に発振停止可能な圧電発振回路を提供す
ることにある。
【0006】
【課題を解決するための手段】CMOSインバータと、
帰還抵抗、負荷容量、圧電振動子を含み、上記CMOS
インバータの入出力端子間に接続される帰還回路と、発
振増幅動作停止のため上記帰還回路の特定部を切り放す
とともに上記CMOSインバータの入力端子を特定電位
に接続する第1の単極双投スイッチング素子と、発振増
幅動作停止のために上記帰還回路の上記特定部と異なる
他部を切り放して特定電位に接続する第2の単極双投ス
イッチング素子とを具備する圧電発振回路を構成するこ
とにより上記目的を達成する。ここで、上記帰還回路
は、上記CMOSインバータの入出力端子間に接続され
る上記帰還抵抗と、上記帰還抵抗の両端のそれぞれの端
子に接続される負荷容量と、上記帰還抵抗に並列に接続
れる上記圧電振動子とからなり、第1の単極双投スイッ
チング素子は上記CMOSインバータの入力端子を上記
帰還抵抗から切り放して特定電位に接続するものであ
り、第2の単極双投スイッチング素子は上記帰還抵抗の
他方の端子を上記CMOSインバータの出力端子から切
り放して特定電位に接続することが好ましい。
【0007】また、上記帰還回路は、上記CMOSイン
バータの入出力端子間に接続される上記帰還抵抗と、そ
れぞれ帰還抵抗の両端のそれぞれの端子に接続される一
対の上記負荷容量と、上記帰還抵抗に並列に接続される
上記圧電振動子とからなり、第1の単極双投スイッチン
グ素子は上記帰還抵抗の上記CMOSインバータの入力
端子側の上記負荷容量を切り放すともに上記CMOSイ
ンバータの入力端子を特定電位に接続し、第2の単極双
投スイッチング素子は上記帰還抵抗を上記CMOSイン
バータの出力端子から切り放すとともに特定電位に接続
することも好ましい。
【0008】また、第1の単極双投スイッチング素子、
第2の単極極双投スイッチング素子はMOSトランジス
タからなることが好ましい。
【0009】
【実施例】次に本発明の一実施例について説明する。図
1は本発明の一実施例の圧電発振回路であり、同図にお
いて1はCMOSインバータであり、2は帰還抵抗であ
る。ここで、帰還抵抗2は、オーバートーン用の比較的
低い抵抗値(20KΩ程度)であり、C1、C2は負荷
容量であり、負荷容量C1は帰還抵抗2の一方の端子に
接続され、負荷容量C2はもう一方の端子に接続され
る。3は圧電振動子としての水晶振動子であり、帰還抵
抗2に並列に接続される。これら帰還抵抗2、負荷容量
C1、C2、水晶振動子3により、帰還回路4が形成さ
れることになる。
【0010】S1は第1の単極双投スイッチング素子で
あり、CMOSインバータ1の入力端子10に単極とし
ての端子a0を設けてあり、この端子a0と帰還抵抗2
の一方の側に設けられた端子b0、または接地端子c0
との間を選択的に接続する。S2は第2の単極双投スイ
ッチング素子であり、帰還抵抗2のもう一方の端子側に
単極としての端子a1を設けてあり、この端子a1とC
MOSインバータの出力端子10に設けられた端子b
1、または接地端子c1との間を選択的に接続する。
【0011】ここで、第1の単極双投スイッチング素子
S1および第2の単極双投スイッチング素子S2は同様
の構成であり、第1の単極双投スイッチング素子S1を
例にこれらの構成の詳細について述べる。図2は第1の
単極双投スイッチング素子S1の構成を示す電気回路図
である。なお、同図において図1と同じ番号は図1に示
したものと同様の構成要素を示してある。同図におい
て、21、22はトランスファーゲートであり、トラン
スファーゲート21はNチャンネル型のMOSトランジ
スタ21nとPチャンネル型のMOSトランジスタ21
pとからなり、同様にトランスファーゲート22はNチ
ャンネル型のMOSトランジスタ22nとPチャンネル
型のMOSトランジスタ22pとからなる。トランスフ
ァーゲート21、22のそれぞれの一方の端子21i、
22iはともに端子a0に接続されており、トランスフ
ァーゲート21、22のそれぞれの他方の端子21o、
22oはそれぞれ帰還抵抗の一方の端子b0、接地端子
c0に接続されている。23は制御端子であり、24は
COMSインバータである。制御端子23は、トランス
ファーゲート21、22それぞれのMOSトランジスタ
21n、MOSトランジスタ22pのそれぞのゲートに
接続されるとともに、CMOSインバータ24を介し
て、MOSトランジスタ21p、MOSトランジスタ2
2nのゲートに接続されており、トランスファーゲート
21、22を相補的にオン、オフする。すなわち、制御
端子23に制御信号として“H”が印加されると、トラ
ンスファーゲート21がオン、トランスファーゲート2
2がオフとなり端子b0側にオンとなり、逆に“L”が
印加されるとトランスファーゲート21がオフ、トラン
スファーゲート22がオンとなり、端子c0側にオンと
なる。これによって端子a0と帰還抵抗2の一方の端子
b0、または接地端子c0との間を選択的に接続するの
である。ここで、接地端子c0はサブストレートの電位
(例えば、0V)となっており、本例では特定電位を接
地端子c0の電位とする。
【0012】次に本例の動作について上記図1、図2を
参照しながら説明する。まず、発振動作を行わせるに
は、図1に示すように第1の単極双投スイッチング素子
S1を端子b0側にオンとし、第2の単極双投スイッチ
ング素子S2を端子b1側にオンとする。すなわち、第
1の単極双投スイッチング素子s1では、図2に示す制
御端子23に“H”を印加し、図示しないが、第2の単
極双投スイッチング素子S2においても同様の操作を行
う。これにより、図1に示したように、CMOSインバ
ータ1の入出力端子間に帰還抵抗2、負荷容量C1、C
2、水晶振動子3からなる帰還回路4が接続される。こ
れにより発振動作が行われる。
【0013】一方、発振を停止させるには第1の単極双
投スイッチング素子S1を端子c0側にオンとし、第2
の単極双投スイッチング素子S2を端子c1側にオンと
する。これにより帰還回路4がCMOSインバータ1の
入出力端子間から遮断され、また、CMOSインバータ
1の入力端子10が接地されて発振が停止される。
【0014】ここで、再び図2を参照すれば、第1のス
イッチング素子S1においては、制御端子23に“L”
が印加されており、トランスファーゲート21がオフ、
トランスファーゲート22がオンとなっている。ここ
で、端子a0、端子b0を遮断するトランスファーゲー
ト21では、共にオフとされているCMOSトランジス
タ21n、21pは一般的なトランスファーゲートと同
様にストレイ容量を有している。このようなストレイ容
量のため、上述したように、トランスファーゲートを用
いて帰還回路を遮断する従来のものでは、オフの状態で
もトランスファーゲートの入出力端子に並列して容量を
設けたようになり、オーバートーン発振のような周波数
帯では完全に回路を遮断することができなかった。これ
に対して、本例では、トランスファーゲート21のスト
レイ容量をトランスファーゲート22を介して接地端子
c0に接続して接地することにより、このストレイ容量
の影響を無くして回路の遮断性を向上させるのである。
さらに、第2の単極双投スイッチング素子S2でも、同
様に、端子a1、b1間にあるストレイ容量を接地端子
c1により接地させることでその影響を無くして端子a
1、b1間の遮断性を向上させている。ここで、さら
に、接地端子c1により帰還抵抗2を接地して帰還回路
4を開ループとしている。これらにより、本例では、U
HF帯にまでおよぶオーバートーン発振のような周波数
帯でも帰還回路4を遮断することができ、確実に発振を
停止させることが可能となる。
【0015】また、本例では、上述したような高精度の
集積化の難しい直流成分遮断用のコンデンサ、チップ面
積の増大、寄生容量、寄生インダクタンスの発生を伴う
数100KΩ〜1MΩ程度の抵抗値の高抵抗を用いず、
これらに代わり、容易に集積化可能なMOSトランジス
タにより構成される第1、第2の単極双投スイッチング
素子により発振停止させるとともにCMOSインバータ
1の入出力端子間を遮断するので、低コストにて発振停
止時の消費電力の削減が可能であり、また、直流成分遮
断用のコンデンサ、高抵抗に伴う寄生容量、寄生インダ
クタンスによる発振の不安定性、波形歪の発生、周波数
のずれ等の問題を排除できる。
【0016】さて、上記一実施例では、第1の単極双投
スイッチング素子S1はCMOSインバータ1の入力端
子10を帰還抵抗2から切り放して接地するものであ
り、第2の単極双投スイッチング素子S2は帰還抵抗2
の他方の端子をCMOSインバータ1の出力端子10か
ら切り放して接地するものとしたが、これに限るもので
はない。発振停止のため、CMOSインバータ1の入力
端子10を特定電位に固定し、且つ、帰還回路4を開ル
ープとすることが可能な箇所であれば何れでも第1の単
極双投スイッチング素子、第2の単極双投スイッチング
素子を設けることができる。すなわち、図3(図3に示
す番号の内、図1と同じものは同じ構成要素を示す。)
に示すように、単極双投スイッチング素子s1〜s10
を設けることが可能であり、この内、帰還抵抗2、水晶
振動子3の左、右に示されるものの内より1つずつ適当
なものを選んでそれぞれ第1の単極双投スイッチング素
子、第2の単極双投スイッチング素子とするのである。
例えば、図4のように構成できる。ここで、図4に示す
番号の内、図1と同じものは同じ構成要素を示してあ
り、S3、S4はそれぞれ第1の単極双投スイッチング
素子であり、第2の単極双投スイッチング素子である。
これら第1の単極双投スイッチング素子S3、第2の単
極双投スイッチング素子S4は図2に示したものと同様
の構成である。第1の単極双投スイッチング素子S3
は、帰還抵抗2、圧電振動子3の一方の端子を接続した
CMOSインバータ1の入力端子10に単極としての端
子a2を設けてあり、この端子a2と負荷容量C1の端
子b3、または接地端子c3との間を選択的に接続す
る。第2の単極双投スイッチング素子S4は、圧電素子
3のもう一方の端子、負荷容量C2を接続した帰還抵抗
2のもう一方の端子に単極としての端子a3を設けてあ
り、この端子a3をMOSインバータ1の出力端子1
0、または接地端子c3との間を選択的に接続する。
【0017】以上のように構成した場合でも、第1の単
極双投スイッチング素子S3、第2の単極双投スイッチ
ング素子S4をそれぞれ端子b2、b3側にオンとする
ことにより帰還回路4はCMOSインバータ1に対する
閉ループを形成することとなり、発振動作が行われる。
また、第1の単極双投スイッチング素子S3、第2の単
極双投スイッチング素子S4をそれぞれ端子c2、b3
側にオンとすることにより、CMOSインバータ1の入
力端子10が負荷容量C1から切り放されるともに第1
の単極双投スイッチング素子S3を介して接地され、帰
還抵抗2がCMOSインバータ1の出力端子11から切
り放されるとともに第2の単極双投スイッチング素子S
4を介して接地される。ここでも上述したように、端子
a2、端子b2間、端子a3、端子b3間に生ずるスト
レイ容量はそれぞれ接地端子c2、c3を介して接地さ
れることとなり、端子a2、端子b2間、端子a3、端
子b3間はUHF帯におよぶ周波数帯においても遮断さ
れる。これにより、帰還回路4は開ループとなり、ま
た、CMOSインバータ1の入力端子10が特定電位に
固定されていることから発振は確実に停止される。すな
わち、このような構成、動作により上記一実施例と同様
の効果を奏する。
【0018】なお、上記各実施例では、特定電位を接地
側としたが、本発明はこれに限らず、電源端子VDD
(図示せず。)側を特定電位としても良い。
【0019】
【発明の効果】本発明によれば、UHF帯におよぶ周波
数帯においても帰還回路を確実に遮断できるのでオバー
トーン発振させる圧電発振回路であっても確実に発振を
停止させることができる。
【0020】また、帰還回路を遮断する単極双投スイッ
チング素子をMOSトランジスタから構成することによ
り、従来、発振停止時の帰還回路の直流成分遮断のため
に用いられるコンデンサの集積化に比べ技術的に容易で
あり、コストを抑制することができる。また、直流成分
遮断用コンデンサとともに高抵抗をも用いる必要がない
ため、高抵抗に伴う寄生容量、寄生インダクタンスによ
る発振の不安定性、波形歪の発生、周波数のずれ等の問
題をも排除できる。
【図面の簡単な説明】
【図1】本発明の一実施例の圧電発振回路の構成を示す
電気回路図。
【図2】図1の要部の構成を示す電気回路図。
【図3】本発明の一実施例の圧電発振回路の構成変更を
説明する説明図。
【図4】本発明の一実施例の圧電発振回路の変更例を示
す電気回路図。
【図5】従来の技術の構成を示す電気回路図。
【符号の説明】
1 CMOSインバータ 2 帰還抵抗 C1、C2 負荷容量 S1 第1の単極双投スイッチング素子 S2 第2の単極双投スイッチング素子 S3 第1の単極双投スイッチング素子 S4 第2の単極双投スイッチング素子

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 CMOSインバータと、 圧電振動子、帰還抵抗、負荷容量を含み、上記CMOS
    インバータの入出力端子間に接続される帰還回路と、 発振増幅動作停止のため上記帰還回路の特定部を切り放
    すとともに上記CMOSインバータの入力端子を特定電
    位に接続する第1の単極双投スイッチング素子と、 発振増幅動作停止のために上記帰還回路の上記特定部と
    異なる他部を切り放して特定電位に接続する第2の単極
    双投スイッチング素子とを具備することを特徴とする圧
    電発振回路。
  2. 【請求項2】 上記帰還回路は、上記CMOSインバー
    タの入出力端子間に接続される上記帰還抵抗と、上記帰
    還抵抗の両端のそれぞれの端子に接続される上記負荷容
    量と、上記帰還抵抗と並列に接続される圧電振動子とか
    らなり、第1の単極双投スイッチング素子は上記CMO
    Sインバータの入力端子を上記帰還抵抗から切り放して
    特定電位に接続するものであり、第2の単極双投スイッ
    チング素子は上記帰還抵抗の他方の端子を上記CMOS
    インバータの出力端子から切り放して特定電位に接続す
    ることを特徴とする請求項1記載の圧電発振回路。
  3. 【請求項3】 上記帰還回路は、上記CMOSインバー
    タの入出力端子間に接続される上記帰還抵抗と、それぞ
    れ上記帰還抵抗の両端のそれぞれの端子に接続される一
    対の上記負荷容量と、上記帰還抵抗と並列に接続される
    圧電振動子とからなり、第1の単極双投スイッチング素
    子は上記帰還抵抗の上記CMOSインバータの入力端子
    側の上記負荷容量を切り放すともに上記CMOSインバ
    ータの入力端子を特定電位に接続し、第2の単極双投ス
    イッチング素子は上記帰還抵抗を上記CMOSインバー
    タの出力端子から切り放すとともに特定電位に接続する
    ことを特徴とする請求項1記載の圧電発振回路。
  4. 【請求項4】 第1の単極双投スイッチング素子、第2
    の単極極双投スイッチング素子はMOSトランジスタか
    らなることを特徴とする請求項2または請求項3記載の
    圧電発振回路。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002123330A (ja) * 2000-08-31 2002-04-26 Samsung Electronics Co Ltd プロセッサクロック発生回路及びクロック発生方法
JP2002311906A (ja) * 2001-04-13 2002-10-25 Sanyo Electric Co Ltd アクティブマトリクス型表示装置
JP2002311907A (ja) * 2001-04-13 2002-10-25 Sanyo Electric Co Ltd アクティブマトリクス型表示装置

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JP2002311906A (ja) * 2001-04-13 2002-10-25 Sanyo Electric Co Ltd アクティブマトリクス型表示装置
JP2002311907A (ja) * 2001-04-13 2002-10-25 Sanyo Electric Co Ltd アクティブマトリクス型表示装置

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