JPH08213843A - 圧電発振回路 - Google Patents
圧電発振回路Info
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- JPH08213843A JPH08213843A JP7020349A JP2034995A JPH08213843A JP H08213843 A JPH08213843 A JP H08213843A JP 7020349 A JP7020349 A JP 7020349A JP 2034995 A JP2034995 A JP 2034995A JP H08213843 A JPH08213843 A JP H08213843A
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- JP
- Japan
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- feedback resistor
- switching element
- cmos inverter
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Abstract
(57)【要約】
【目的】 集積化の際のチップ面積の増大を抑えるとと
もに、安定した発振動作を行え、且つ確実に発振停止可
能な圧電発振回路を提供することにある。 【構成】 ＣＭＯＳインバータ１の入出力端子間に接続
される帰還抵抗２と、それぞれ帰還抵抗２のそれぞれの
端子に接続される一対の負荷容量Ｃ１、Ｃ２と、帰還抵
抗２と並列に接続される圧電振動子３とから帰還回路４
はなる。ＭＯＳトランジスタよりなる第１の単極双投ス
イッチング素子Ｓ１はＣＭＯＳインバータ１の入力端子
１０を帰還抵抗２から切り放し接地し、同じく第２の単
極双投スイッチング素子Ｓ２は帰還抵抗２の他方の端子
をＣＭＯＳインバータ１の出力端子１１から切り放して
接地することにより、ＣＭＯＳインバータ１の入力端
子、帰還抵抗の一方の端子間およびＣＭＯＳインバータ
１の出力端子、帰還抵抗の他方の端子間に生ずるストレ
イ容量の影響を無くし帰還回路４を遮断して発振を確実
に停止させる。
もに、安定した発振動作を行え、且つ確実に発振停止可
能な圧電発振回路を提供することにある。 【構成】 ＣＭＯＳインバータ１の入出力端子間に接続
される帰還抵抗２と、それぞれ帰還抵抗２のそれぞれの
端子に接続される一対の負荷容量Ｃ１、Ｃ２と、帰還抵
抗２と並列に接続される圧電振動子３とから帰還回路４
はなる。ＭＯＳトランジスタよりなる第１の単極双投ス
イッチング素子Ｓ１はＣＭＯＳインバータ１の入力端子
１０を帰還抵抗２から切り放し接地し、同じく第２の単
極双投スイッチング素子Ｓ２は帰還抵抗２の他方の端子
をＣＭＯＳインバータ１の出力端子１１から切り放して
接地することにより、ＣＭＯＳインバータ１の入力端
子、帰還抵抗の一方の端子間およびＣＭＯＳインバータ
１の出力端子、帰還抵抗の他方の端子間に生ずるストレ
イ容量の影響を無くし帰還回路４を遮断して発振を確実
に停止させる。
Description
【０００１】
【産業上の利用分野】本発明は圧電発振回路に関するも
のである。
のである。
【０００２】
【従来の技術】現在、ＣＭＯＳインバータの入出力端子
間に水晶振動子等の圧電振動子および帰還抵抗を接続し
て構成した圧電発振回路が市販されており、この種の圧
電発振回路では、ＣＭＯＳインバータの入力端子を接地
するＭＯＳトランジスタを設けて発振を停止させる発振
停止機能を設けたものがある。また、最近では数ＫΩ〜
数１０ＫΩ程度の抵抗値を持つ帰還抵抗を用いてオーバ
ートーン発振させるものがある。このようなオーバート
ーン発振させるものでは、上述のようにＭＯＳトランジ
スタを介してＣＭＯＳインバータの入力端子を接地して
発振停止させると、帰還抵抗の抵抗値が低いためこの帰
還抵抗を介してＣＭＯＳインバータの出力端子から入力
端子へ電流が流れ、さらには発振停止用のＭＯＳトラン
ジスタを介して貫通電流が流れてしまい、発振停止時の
電力消費を増加させてしまう。これを避けるため、実公
平５−４３５２６号に開示されるものでは、図５（同図
において５１はＣＭＯＳインバータ、５２は水晶振動
子、５３、５４は負荷容量、５５は発振停止用のＭＯＳ
トランジスタである。）に示すように、オーバートーン
用の帰還抵抗５６に直流成分遮断用のコンデンサ５７を
直列に接続してなる交流帰還用の帰還回路と、数１００
ＫΩ〜１ＭΩ程度の抵抗値を持つ高抵抗５８からなる直
流帰還用の帰還回路とを設け、発振時の消費電力を抑え
ている。また、図示しないが、特公平４−５７２４１号
に開示されるものでは、帰還抵抗をトランスファーゲー
トで構成し、発振停止時にこのトランスファーゲートを
遮断することにより、発振時の消費電力を抑えている。
間に水晶振動子等の圧電振動子および帰還抵抗を接続し
て構成した圧電発振回路が市販されており、この種の圧
電発振回路では、ＣＭＯＳインバータの入力端子を接地
するＭＯＳトランジスタを設けて発振を停止させる発振
停止機能を設けたものがある。また、最近では数ＫΩ〜
数１０ＫΩ程度の抵抗値を持つ帰還抵抗を用いてオーバ
ートーン発振させるものがある。このようなオーバート
ーン発振させるものでは、上述のようにＭＯＳトランジ
スタを介してＣＭＯＳインバータの入力端子を接地して
発振停止させると、帰還抵抗の抵抗値が低いためこの帰
還抵抗を介してＣＭＯＳインバータの出力端子から入力
端子へ電流が流れ、さらには発振停止用のＭＯＳトラン
ジスタを介して貫通電流が流れてしまい、発振停止時の
電力消費を増加させてしまう。これを避けるため、実公
平５−４３５２６号に開示されるものでは、図５（同図
において５１はＣＭＯＳインバータ、５２は水晶振動
子、５３、５４は負荷容量、５５は発振停止用のＭＯＳ
トランジスタである。）に示すように、オーバートーン
用の帰還抵抗５６に直流成分遮断用のコンデンサ５７を
直列に接続してなる交流帰還用の帰還回路と、数１００
ＫΩ〜１ＭΩ程度の抵抗値を持つ高抵抗５８からなる直
流帰還用の帰還回路とを設け、発振時の消費電力を抑え
ている。また、図示しないが、特公平４−５７２４１号
に開示されるものでは、帰還抵抗をトランスファーゲー
トで構成し、発振停止時にこのトランスファーゲートを
遮断することにより、発振時の消費電力を抑えている。
【０００３】
【発明が解決しようとする課題】しかしながら、実公平
５−４３５２６号に開示されるものでは、集積化の際、
直流成分遮断用のコンデンサ５７を高精度に集積するこ
とは技術的に難しい。また、数１００ＫΩ〜１ＭΩ程度
の高抵抗５８によるチップ面積の増大等、コスト面で不
利となる。さらに、高抵抗５８に伴う寄生容量、寄生イ
ンダクタンスの発生により、発振の不安定性、波形歪の
発生、周波数のずれ等の問題を引き起こす。
５−４３５２６号に開示されるものでは、集積化の際、
直流成分遮断用のコンデンサ５７を高精度に集積するこ
とは技術的に難しい。また、数１００ＫΩ〜１ＭΩ程度
の高抵抗５８によるチップ面積の増大等、コスト面で不
利となる。さらに、高抵抗５８に伴う寄生容量、寄生イ
ンダクタンスの発生により、発振の不安定性、波形歪の
発生、周波数のずれ等の問題を引き起こす。
【０００４】また、特公平４−５７２４１号に開示され
るものでは、オーバートーン発振のようなＶＨＦ帯に及
ぶ周波数においては、トランスファーゲートのストレイ
容量（主にＣDS）のため、トランスファーゲートを遮断
しても交流帰還が行われることと、発振停止用のＭＯＳ
トランジスタの抵抗値によるバイアスのためＣＭＯＳイ
ンバータの入力端子が厳密な意味では接地されていない
こととが重なって発振停止が遅れたり、発振を停止させ
ることができないことがある。
るものでは、オーバートーン発振のようなＶＨＦ帯に及
ぶ周波数においては、トランスファーゲートのストレイ
容量（主にＣDS）のため、トランスファーゲートを遮断
しても交流帰還が行われることと、発振停止用のＭＯＳ
トランジスタの抵抗値によるバイアスのためＣＭＯＳイ
ンバータの入力端子が厳密な意味では接地されていない
こととが重なって発振停止が遅れたり、発振を停止させ
ることができないことがある。
【０００５】そこで、本発明の目的は、集積化の際のチ
ップ面積の増大を抑えるとともに、安定した発振動作を
行え、且つ確実に発振停止可能な圧電発振回路を提供す
ることにある。
ップ面積の増大を抑えるとともに、安定した発振動作を
行え、且つ確実に発振停止可能な圧電発振回路を提供す
ることにある。
【０００６】
【課題を解決するための手段】ＣＭＯＳインバータと、
帰還抵抗、負荷容量、圧電振動子を含み、上記ＣＭＯＳ
インバータの入出力端子間に接続される帰還回路と、発
振増幅動作停止のため上記帰還回路の特定部を切り放す
とともに上記ＣＭＯＳインバータの入力端子を特定電位
に接続する第１の単極双投スイッチング素子と、発振増
幅動作停止のために上記帰還回路の上記特定部と異なる
他部を切り放して特定電位に接続する第２の単極双投ス
イッチング素子とを具備する圧電発振回路を構成するこ
とにより上記目的を達成する。ここで、上記帰還回路
は、上記ＣＭＯＳインバータの入出力端子間に接続され
る上記帰還抵抗と、上記帰還抵抗の両端のそれぞれの端
子に接続される負荷容量と、上記帰還抵抗に並列に接続
れる上記圧電振動子とからなり、第１の単極双投スイッ
チング素子は上記ＣＭＯＳインバータの入力端子を上記
帰還抵抗から切り放して特定電位に接続するものであ
り、第２の単極双投スイッチング素子は上記帰還抵抗の
他方の端子を上記ＣＭＯＳインバータの出力端子から切
り放して特定電位に接続することが好ましい。
帰還抵抗、負荷容量、圧電振動子を含み、上記ＣＭＯＳ
インバータの入出力端子間に接続される帰還回路と、発
振増幅動作停止のため上記帰還回路の特定部を切り放す
とともに上記ＣＭＯＳインバータの入力端子を特定電位
に接続する第１の単極双投スイッチング素子と、発振増
幅動作停止のために上記帰還回路の上記特定部と異なる
他部を切り放して特定電位に接続する第２の単極双投ス
イッチング素子とを具備する圧電発振回路を構成するこ
とにより上記目的を達成する。ここで、上記帰還回路
は、上記ＣＭＯＳインバータの入出力端子間に接続され
る上記帰還抵抗と、上記帰還抵抗の両端のそれぞれの端
子に接続される負荷容量と、上記帰還抵抗に並列に接続
れる上記圧電振動子とからなり、第１の単極双投スイッ
チング素子は上記ＣＭＯＳインバータの入力端子を上記
帰還抵抗から切り放して特定電位に接続するものであ
り、第２の単極双投スイッチング素子は上記帰還抵抗の
他方の端子を上記ＣＭＯＳインバータの出力端子から切
り放して特定電位に接続することが好ましい。
【０００７】また、上記帰還回路は、上記ＣＭＯＳイン
バータの入出力端子間に接続される上記帰還抵抗と、そ
れぞれ帰還抵抗の両端のそれぞれの端子に接続される一
対の上記負荷容量と、上記帰還抵抗に並列に接続される
上記圧電振動子とからなり、第１の単極双投スイッチン
グ素子は上記帰還抵抗の上記ＣＭＯＳインバータの入力
端子側の上記負荷容量を切り放すともに上記ＣＭＯＳイ
ンバータの入力端子を特定電位に接続し、第２の単極双
投スイッチング素子は上記帰還抵抗を上記ＣＭＯＳイン
バータの出力端子から切り放すとともに特定電位に接続
することも好ましい。
バータの入出力端子間に接続される上記帰還抵抗と、そ
れぞれ帰還抵抗の両端のそれぞれの端子に接続される一
対の上記負荷容量と、上記帰還抵抗に並列に接続される
上記圧電振動子とからなり、第１の単極双投スイッチン
グ素子は上記帰還抵抗の上記ＣＭＯＳインバータの入力
端子側の上記負荷容量を切り放すともに上記ＣＭＯＳイ
ンバータの入力端子を特定電位に接続し、第２の単極双
投スイッチング素子は上記帰還抵抗を上記ＣＭＯＳイン
バータの出力端子から切り放すとともに特定電位に接続
することも好ましい。
【０００８】また、第１の単極双投スイッチング素子、
第２の単極極双投スイッチング素子はＭＯＳトランジス
タからなることが好ましい。
第２の単極極双投スイッチング素子はＭＯＳトランジス
タからなることが好ましい。
【０００９】
【実施例】次に本発明の一実施例について説明する。図
１は本発明の一実施例の圧電発振回路であり、同図にお
いて１はＣＭＯＳインバータであり、２は帰還抵抗であ
る。ここで、帰還抵抗２は、オーバートーン用の比較的
低い抵抗値（２０ＫΩ程度）であり、Ｃ１、Ｃ２は負荷
容量であり、負荷容量Ｃ１は帰還抵抗２の一方の端子に
接続され、負荷容量Ｃ２はもう一方の端子に接続され
る。３は圧電振動子としての水晶振動子であり、帰還抵
抗２に並列に接続される。これら帰還抵抗２、負荷容量
Ｃ１、Ｃ２、水晶振動子３により、帰還回路４が形成さ
れることになる。
１は本発明の一実施例の圧電発振回路であり、同図にお
いて１はＣＭＯＳインバータであり、２は帰還抵抗であ
る。ここで、帰還抵抗２は、オーバートーン用の比較的
低い抵抗値（２０ＫΩ程度）であり、Ｃ１、Ｃ２は負荷
容量であり、負荷容量Ｃ１は帰還抵抗２の一方の端子に
接続され、負荷容量Ｃ２はもう一方の端子に接続され
る。３は圧電振動子としての水晶振動子であり、帰還抵
抗２に並列に接続される。これら帰還抵抗２、負荷容量
Ｃ１、Ｃ２、水晶振動子３により、帰還回路４が形成さ
れることになる。
【００１０】Ｓ１は第１の単極双投スイッチング素子で
あり、ＣＭＯＳインバータ１の入力端子１０に単極とし
ての端子ａ０を設けてあり、この端子ａ０と帰還抵抗２
の一方の側に設けられた端子ｂ０、または接地端子ｃ０
との間を選択的に接続する。Ｓ２は第２の単極双投スイ
ッチング素子であり、帰還抵抗２のもう一方の端子側に
単極としての端子ａ１を設けてあり、この端子ａ１とＣ
ＭＯＳインバータの出力端子１０に設けられた端子ｂ
１、または接地端子ｃ１との間を選択的に接続する。
あり、ＣＭＯＳインバータ１の入力端子１０に単極とし
ての端子ａ０を設けてあり、この端子ａ０と帰還抵抗２
の一方の側に設けられた端子ｂ０、または接地端子ｃ０
との間を選択的に接続する。Ｓ２は第２の単極双投スイ
ッチング素子であり、帰還抵抗２のもう一方の端子側に
単極としての端子ａ１を設けてあり、この端子ａ１とＣ
ＭＯＳインバータの出力端子１０に設けられた端子ｂ
１、または接地端子ｃ１との間を選択的に接続する。
【００１１】ここで、第１の単極双投スイッチング素子
Ｓ１および第２の単極双投スイッチング素子Ｓ２は同様
の構成であり、第１の単極双投スイッチング素子Ｓ１を
例にこれらの構成の詳細について述べる。図２は第１の
単極双投スイッチング素子Ｓ１の構成を示す電気回路図
である。なお、同図において図１と同じ番号は図１に示
したものと同様の構成要素を示してある。同図におい
て、２１、２２はトランスファーゲートであり、トラン
スファーゲート２１はＮチャンネル型のＭＯＳトランジ
スタ２１ｎとＰチャンネル型のＭＯＳトランジスタ２１
ｐとからなり、同様にトランスファーゲート２２はＮチ
ャンネル型のＭＯＳトランジスタ２２ｎとＰチャンネル
型のＭＯＳトランジスタ２２ｐとからなる。トランスフ
ァーゲート２１、２２のそれぞれの一方の端子２１ｉ、
２２ｉはともに端子ａ０に接続されており、トランスフ
ァーゲート２１、２２のそれぞれの他方の端子２１ｏ、
２２ｏはそれぞれ帰還抵抗の一方の端子ｂ０、接地端子
ｃ０に接続されている。２３は制御端子であり、２４は
ＣＯＭＳインバータである。制御端子２３は、トランス
ファーゲート２１、２２それぞれのＭＯＳトランジスタ
２１ｎ、ＭＯＳトランジスタ２２ｐのそれぞのゲートに
接続されるとともに、ＣＭＯＳインバータ２４を介し
て、ＭＯＳトランジスタ２１ｐ、ＭＯＳトランジスタ２
２ｎのゲートに接続されており、トランスファーゲート
２１、２２を相補的にオン、オフする。すなわち、制御
端子２３に制御信号として“Ｈ”が印加されると、トラ
ンスファーゲート２１がオン、トランスファーゲート２
２がオフとなり端子ｂ０側にオンとなり、逆に“Ｌ”が
印加されるとトランスファーゲート２１がオフ、トラン
スファーゲート２２がオンとなり、端子ｃ０側にオンと
なる。これによって端子ａ０と帰還抵抗２の一方の端子
ｂ０、または接地端子ｃ０との間を選択的に接続するの
である。ここで、接地端子ｃ０はサブストレートの電位
（例えば、０Ｖ）となっており、本例では特定電位を接
地端子ｃ０の電位とする。
Ｓ１および第２の単極双投スイッチング素子Ｓ２は同様
の構成であり、第１の単極双投スイッチング素子Ｓ１を
例にこれらの構成の詳細について述べる。図２は第１の
単極双投スイッチング素子Ｓ１の構成を示す電気回路図
である。なお、同図において図１と同じ番号は図１に示
したものと同様の構成要素を示してある。同図におい
て、２１、２２はトランスファーゲートであり、トラン
スファーゲート２１はＮチャンネル型のＭＯＳトランジ
スタ２１ｎとＰチャンネル型のＭＯＳトランジスタ２１
ｐとからなり、同様にトランスファーゲート２２はＮチ
ャンネル型のＭＯＳトランジスタ２２ｎとＰチャンネル
型のＭＯＳトランジスタ２２ｐとからなる。トランスフ
ァーゲート２１、２２のそれぞれの一方の端子２１ｉ、
２２ｉはともに端子ａ０に接続されており、トランスフ
ァーゲート２１、２２のそれぞれの他方の端子２１ｏ、
２２ｏはそれぞれ帰還抵抗の一方の端子ｂ０、接地端子
ｃ０に接続されている。２３は制御端子であり、２４は
ＣＯＭＳインバータである。制御端子２３は、トランス
ファーゲート２１、２２それぞれのＭＯＳトランジスタ
２１ｎ、ＭＯＳトランジスタ２２ｐのそれぞのゲートに
接続されるとともに、ＣＭＯＳインバータ２４を介し
て、ＭＯＳトランジスタ２１ｐ、ＭＯＳトランジスタ２
２ｎのゲートに接続されており、トランスファーゲート
２１、２２を相補的にオン、オフする。すなわち、制御
端子２３に制御信号として“Ｈ”が印加されると、トラ
ンスファーゲート２１がオン、トランスファーゲート２
２がオフとなり端子ｂ０側にオンとなり、逆に“Ｌ”が
印加されるとトランスファーゲート２１がオフ、トラン
スファーゲート２２がオンとなり、端子ｃ０側にオンと
なる。これによって端子ａ０と帰還抵抗２の一方の端子
ｂ０、または接地端子ｃ０との間を選択的に接続するの
である。ここで、接地端子ｃ０はサブストレートの電位
（例えば、０Ｖ）となっており、本例では特定電位を接
地端子ｃ０の電位とする。
【００１２】次に本例の動作について上記図１、図２を
参照しながら説明する。まず、発振動作を行わせるに
は、図１に示すように第１の単極双投スイッチング素子
Ｓ１を端子ｂ０側にオンとし、第２の単極双投スイッチ
ング素子Ｓ２を端子ｂ１側にオンとする。すなわち、第
１の単極双投スイッチング素子ｓ１では、図２に示す制
御端子２３に“Ｈ”を印加し、図示しないが、第２の単
極双投スイッチング素子Ｓ２においても同様の操作を行
う。これにより、図１に示したように、ＣＭＯＳインバ
ータ１の入出力端子間に帰還抵抗２、負荷容量Ｃ１、Ｃ
２、水晶振動子３からなる帰還回路４が接続される。こ
れにより発振動作が行われる。
参照しながら説明する。まず、発振動作を行わせるに
は、図１に示すように第１の単極双投スイッチング素子
Ｓ１を端子ｂ０側にオンとし、第２の単極双投スイッチ
ング素子Ｓ２を端子ｂ１側にオンとする。すなわち、第
１の単極双投スイッチング素子ｓ１では、図２に示す制
御端子２３に“Ｈ”を印加し、図示しないが、第２の単
極双投スイッチング素子Ｓ２においても同様の操作を行
う。これにより、図１に示したように、ＣＭＯＳインバ
ータ１の入出力端子間に帰還抵抗２、負荷容量Ｃ１、Ｃ
２、水晶振動子３からなる帰還回路４が接続される。こ
れにより発振動作が行われる。
【００１３】一方、発振を停止させるには第１の単極双
投スイッチング素子Ｓ１を端子ｃ０側にオンとし、第２
の単極双投スイッチング素子Ｓ２を端子ｃ１側にオンと
する。これにより帰還回路４がＣＭＯＳインバータ１の
入出力端子間から遮断され、また、ＣＭＯＳインバータ
１の入力端子１０が接地されて発振が停止される。
投スイッチング素子Ｓ１を端子ｃ０側にオンとし、第２
の単極双投スイッチング素子Ｓ２を端子ｃ１側にオンと
する。これにより帰還回路４がＣＭＯＳインバータ１の
入出力端子間から遮断され、また、ＣＭＯＳインバータ
１の入力端子１０が接地されて発振が停止される。
【００１４】ここで、再び図２を参照すれば、第１のス
イッチング素子Ｓ１においては、制御端子２３に“Ｌ”
が印加されており、トランスファーゲート２１がオフ、
トランスファーゲート２２がオンとなっている。ここ
で、端子ａ０、端子ｂ０を遮断するトランスファーゲー
ト２１では、共にオフとされているＣＭＯＳトランジス
タ２１ｎ、２１ｐは一般的なトランスファーゲートと同
様にストレイ容量を有している。このようなストレイ容
量のため、上述したように、トランスファーゲートを用
いて帰還回路を遮断する従来のものでは、オフの状態で
もトランスファーゲートの入出力端子に並列して容量を
設けたようになり、オーバートーン発振のような周波数
帯では完全に回路を遮断することができなかった。これ
に対して、本例では、トランスファーゲート２１のスト
レイ容量をトランスファーゲート２２を介して接地端子
ｃ０に接続して接地することにより、このストレイ容量
の影響を無くして回路の遮断性を向上させるのである。
さらに、第２の単極双投スイッチング素子Ｓ２でも、同
様に、端子ａ１、ｂ１間にあるストレイ容量を接地端子
ｃ１により接地させることでその影響を無くして端子ａ
１、ｂ１間の遮断性を向上させている。ここで、さら
に、接地端子ｃ１により帰還抵抗２を接地して帰還回路
４を開ループとしている。これらにより、本例では、Ｕ
ＨＦ帯にまでおよぶオーバートーン発振のような周波数
帯でも帰還回路４を遮断することができ、確実に発振を
停止させることが可能となる。
イッチング素子Ｓ１においては、制御端子２３に“Ｌ”
が印加されており、トランスファーゲート２１がオフ、
トランスファーゲート２２がオンとなっている。ここ
で、端子ａ０、端子ｂ０を遮断するトランスファーゲー
ト２１では、共にオフとされているＣＭＯＳトランジス
タ２１ｎ、２１ｐは一般的なトランスファーゲートと同
様にストレイ容量を有している。このようなストレイ容
量のため、上述したように、トランスファーゲートを用
いて帰還回路を遮断する従来のものでは、オフの状態で
もトランスファーゲートの入出力端子に並列して容量を
設けたようになり、オーバートーン発振のような周波数
帯では完全に回路を遮断することができなかった。これ
に対して、本例では、トランスファーゲート２１のスト
レイ容量をトランスファーゲート２２を介して接地端子
ｃ０に接続して接地することにより、このストレイ容量
の影響を無くして回路の遮断性を向上させるのである。
さらに、第２の単極双投スイッチング素子Ｓ２でも、同
様に、端子ａ１、ｂ１間にあるストレイ容量を接地端子
ｃ１により接地させることでその影響を無くして端子ａ
１、ｂ１間の遮断性を向上させている。ここで、さら
に、接地端子ｃ１により帰還抵抗２を接地して帰還回路
４を開ループとしている。これらにより、本例では、Ｕ
ＨＦ帯にまでおよぶオーバートーン発振のような周波数
帯でも帰還回路４を遮断することができ、確実に発振を
停止させることが可能となる。
【００１５】また、本例では、上述したような高精度の
集積化の難しい直流成分遮断用のコンデンサ、チップ面
積の増大、寄生容量、寄生インダクタンスの発生を伴う
数１００ＫΩ〜１ＭΩ程度の抵抗値の高抵抗を用いず、
これらに代わり、容易に集積化可能なＭＯＳトランジス
タにより構成される第１、第２の単極双投スイッチング
素子により発振停止させるとともにＣＭＯＳインバータ
１の入出力端子間を遮断するので、低コストにて発振停
止時の消費電力の削減が可能であり、また、直流成分遮
断用のコンデンサ、高抵抗に伴う寄生容量、寄生インダ
クタンスによる発振の不安定性、波形歪の発生、周波数
のずれ等の問題を排除できる。
集積化の難しい直流成分遮断用のコンデンサ、チップ面
積の増大、寄生容量、寄生インダクタンスの発生を伴う
数１００ＫΩ〜１ＭΩ程度の抵抗値の高抵抗を用いず、
これらに代わり、容易に集積化可能なＭＯＳトランジス
タにより構成される第１、第２の単極双投スイッチング
素子により発振停止させるとともにＣＭＯＳインバータ
１の入出力端子間を遮断するので、低コストにて発振停
止時の消費電力の削減が可能であり、また、直流成分遮
断用のコンデンサ、高抵抗に伴う寄生容量、寄生インダ
クタンスによる発振の不安定性、波形歪の発生、周波数
のずれ等の問題を排除できる。
【００１６】さて、上記一実施例では、第１の単極双投
スイッチング素子Ｓ１はＣＭＯＳインバータ１の入力端
子１０を帰還抵抗２から切り放して接地するものであ
り、第２の単極双投スイッチング素子Ｓ２は帰還抵抗２
の他方の端子をＣＭＯＳインバータ１の出力端子１０か
ら切り放して接地するものとしたが、これに限るもので
はない。発振停止のため、ＣＭＯＳインバータ１の入力
端子１０を特定電位に固定し、且つ、帰還回路４を開ル
ープとすることが可能な箇所であれば何れでも第１の単
極双投スイッチング素子、第２の単極双投スイッチング
素子を設けることができる。すなわち、図３（図３に示
す番号の内、図１と同じものは同じ構成要素を示す。）
に示すように、単極双投スイッチング素子ｓ１〜ｓ１０
を設けることが可能であり、この内、帰還抵抗２、水晶
振動子３の左、右に示されるものの内より１つずつ適当
なものを選んでそれぞれ第１の単極双投スイッチング素
子、第２の単極双投スイッチング素子とするのである。
例えば、図４のように構成できる。ここで、図４に示す
番号の内、図１と同じものは同じ構成要素を示してあ
り、Ｓ３、Ｓ４はそれぞれ第１の単極双投スイッチング
素子であり、第２の単極双投スイッチング素子である。
これら第１の単極双投スイッチング素子Ｓ３、第２の単
極双投スイッチング素子Ｓ４は図２に示したものと同様
の構成である。第１の単極双投スイッチング素子Ｓ３
は、帰還抵抗２、圧電振動子３の一方の端子を接続した
ＣＭＯＳインバータ１の入力端子１０に単極としての端
子ａ２を設けてあり、この端子ａ２と負荷容量Ｃ１の端
子ｂ３、または接地端子ｃ３との間を選択的に接続す
る。第２の単極双投スイッチング素子Ｓ４は、圧電素子
３のもう一方の端子、負荷容量Ｃ２を接続した帰還抵抗
２のもう一方の端子に単極としての端子ａ３を設けてあ
り、この端子ａ３をＭＯＳインバータ１の出力端子１
０、または接地端子ｃ３との間を選択的に接続する。
スイッチング素子Ｓ１はＣＭＯＳインバータ１の入力端
子１０を帰還抵抗２から切り放して接地するものであ
り、第２の単極双投スイッチング素子Ｓ２は帰還抵抗２
の他方の端子をＣＭＯＳインバータ１の出力端子１０か
ら切り放して接地するものとしたが、これに限るもので
はない。発振停止のため、ＣＭＯＳインバータ１の入力
端子１０を特定電位に固定し、且つ、帰還回路４を開ル
ープとすることが可能な箇所であれば何れでも第１の単
極双投スイッチング素子、第２の単極双投スイッチング
素子を設けることができる。すなわち、図３（図３に示
す番号の内、図１と同じものは同じ構成要素を示す。）
に示すように、単極双投スイッチング素子ｓ１〜ｓ１０
を設けることが可能であり、この内、帰還抵抗２、水晶
振動子３の左、右に示されるものの内より１つずつ適当
なものを選んでそれぞれ第１の単極双投スイッチング素
子、第２の単極双投スイッチング素子とするのである。
例えば、図４のように構成できる。ここで、図４に示す
番号の内、図１と同じものは同じ構成要素を示してあ
り、Ｓ３、Ｓ４はそれぞれ第１の単極双投スイッチング
素子であり、第２の単極双投スイッチング素子である。
これら第１の単極双投スイッチング素子Ｓ３、第２の単
極双投スイッチング素子Ｓ４は図２に示したものと同様
の構成である。第１の単極双投スイッチング素子Ｓ３
は、帰還抵抗２、圧電振動子３の一方の端子を接続した
ＣＭＯＳインバータ１の入力端子１０に単極としての端
子ａ２を設けてあり、この端子ａ２と負荷容量Ｃ１の端
子ｂ３、または接地端子ｃ３との間を選択的に接続す
る。第２の単極双投スイッチング素子Ｓ４は、圧電素子
３のもう一方の端子、負荷容量Ｃ２を接続した帰還抵抗
２のもう一方の端子に単極としての端子ａ３を設けてあ
り、この端子ａ３をＭＯＳインバータ１の出力端子１
０、または接地端子ｃ３との間を選択的に接続する。
【００１７】以上のように構成した場合でも、第１の単
極双投スイッチング素子Ｓ３、第２の単極双投スイッチ
ング素子Ｓ４をそれぞれ端子ｂ２、ｂ３側にオンとする
ことにより帰還回路４はＣＭＯＳインバータ１に対する
閉ループを形成することとなり、発振動作が行われる。
また、第１の単極双投スイッチング素子Ｓ３、第２の単
極双投スイッチング素子Ｓ４をそれぞれ端子ｃ２、ｂ３
側にオンとすることにより、ＣＭＯＳインバータ１の入
力端子１０が負荷容量Ｃ１から切り放されるともに第１
の単極双投スイッチング素子Ｓ３を介して接地され、帰
還抵抗２がＣＭＯＳインバータ１の出力端子１１から切
り放されるとともに第２の単極双投スイッチング素子Ｓ
４を介して接地される。ここでも上述したように、端子
ａ２、端子ｂ２間、端子ａ３、端子ｂ３間に生ずるスト
レイ容量はそれぞれ接地端子ｃ２、ｃ３を介して接地さ
れることとなり、端子ａ２、端子ｂ２間、端子ａ３、端
子ｂ３間はＵＨＦ帯におよぶ周波数帯においても遮断さ
れる。これにより、帰還回路４は開ループとなり、ま
た、ＣＭＯＳインバータ１の入力端子１０が特定電位に
固定されていることから発振は確実に停止される。すな
わち、このような構成、動作により上記一実施例と同様
の効果を奏する。
極双投スイッチング素子Ｓ３、第２の単極双投スイッチ
ング素子Ｓ４をそれぞれ端子ｂ２、ｂ３側にオンとする
ことにより帰還回路４はＣＭＯＳインバータ１に対する
閉ループを形成することとなり、発振動作が行われる。
また、第１の単極双投スイッチング素子Ｓ３、第２の単
極双投スイッチング素子Ｓ４をそれぞれ端子ｃ２、ｂ３
側にオンとすることにより、ＣＭＯＳインバータ１の入
力端子１０が負荷容量Ｃ１から切り放されるともに第１
の単極双投スイッチング素子Ｓ３を介して接地され、帰
還抵抗２がＣＭＯＳインバータ１の出力端子１１から切
り放されるとともに第２の単極双投スイッチング素子Ｓ
４を介して接地される。ここでも上述したように、端子
ａ２、端子ｂ２間、端子ａ３、端子ｂ３間に生ずるスト
レイ容量はそれぞれ接地端子ｃ２、ｃ３を介して接地さ
れることとなり、端子ａ２、端子ｂ２間、端子ａ３、端
子ｂ３間はＵＨＦ帯におよぶ周波数帯においても遮断さ
れる。これにより、帰還回路４は開ループとなり、ま
た、ＣＭＯＳインバータ１の入力端子１０が特定電位に
固定されていることから発振は確実に停止される。すな
わち、このような構成、動作により上記一実施例と同様
の効果を奏する。
【００１８】なお、上記各実施例では、特定電位を接地
側としたが、本発明はこれに限らず、電源端子ＶＤＤ
（図示せず。）側を特定電位としても良い。
側としたが、本発明はこれに限らず、電源端子ＶＤＤ
（図示せず。）側を特定電位としても良い。
【００１９】
【発明の効果】本発明によれば、ＵＨＦ帯におよぶ周波
数帯においても帰還回路を確実に遮断できるのでオバー
トーン発振させる圧電発振回路であっても確実に発振を
停止させることができる。
数帯においても帰還回路を確実に遮断できるのでオバー
トーン発振させる圧電発振回路であっても確実に発振を
停止させることができる。
【００２０】また、帰還回路を遮断する単極双投スイッ
チング素子をＭＯＳトランジスタから構成することによ
り、従来、発振停止時の帰還回路の直流成分遮断のため
に用いられるコンデンサの集積化に比べ技術的に容易で
あり、コストを抑制することができる。また、直流成分
遮断用コンデンサとともに高抵抗をも用いる必要がない
ため、高抵抗に伴う寄生容量、寄生インダクタンスによ
る発振の不安定性、波形歪の発生、周波数のずれ等の問
題をも排除できる。
チング素子をＭＯＳトランジスタから構成することによ
り、従来、発振停止時の帰還回路の直流成分遮断のため
に用いられるコンデンサの集積化に比べ技術的に容易で
あり、コストを抑制することができる。また、直流成分
遮断用コンデンサとともに高抵抗をも用いる必要がない
ため、高抵抗に伴う寄生容量、寄生インダクタンスによ
る発振の不安定性、波形歪の発生、周波数のずれ等の問
題をも排除できる。
【図１】本発明の一実施例の圧電発振回路の構成を示す
電気回路図。
電気回路図。
【図２】図１の要部の構成を示す電気回路図。
【図３】本発明の一実施例の圧電発振回路の構成変更を
説明する説明図。
説明する説明図。
【図４】本発明の一実施例の圧電発振回路の変更例を示
す電気回路図。
す電気回路図。
【図５】従来の技術の構成を示す電気回路図。
１ ＣＭＯＳインバータ ２ 帰還抵抗 Ｃ１、Ｃ２ 負荷容量 Ｓ１ 第１の単極双投スイッチング素子 Ｓ２ 第２の単極双投スイッチング素子 Ｓ３ 第１の単極双投スイッチング素子 Ｓ４ 第２の単極双投スイッチング素子
Claims (4)
- 【請求項１】 ＣＭＯＳインバータと、 圧電振動子、帰還抵抗、負荷容量を含み、上記ＣＭＯＳ
インバータの入出力端子間に接続される帰還回路と、 発振増幅動作停止のため上記帰還回路の特定部を切り放
すとともに上記ＣＭＯＳインバータの入力端子を特定電
位に接続する第１の単極双投スイッチング素子と、 発振増幅動作停止のために上記帰還回路の上記特定部と
異なる他部を切り放して特定電位に接続する第２の単極
双投スイッチング素子とを具備することを特徴とする圧
電発振回路。 - 【請求項２】 上記帰還回路は、上記ＣＭＯＳインバー
タの入出力端子間に接続される上記帰還抵抗と、上記帰
還抵抗の両端のそれぞれの端子に接続される上記負荷容
量と、上記帰還抵抗と並列に接続される圧電振動子とか
らなり、第１の単極双投スイッチング素子は上記ＣＭＯ
Ｓインバータの入力端子を上記帰還抵抗から切り放して
特定電位に接続するものであり、第２の単極双投スイッ
チング素子は上記帰還抵抗の他方の端子を上記ＣＭＯＳ
インバータの出力端子から切り放して特定電位に接続す
ることを特徴とする請求項１記載の圧電発振回路。 - 【請求項３】 上記帰還回路は、上記ＣＭＯＳインバー
タの入出力端子間に接続される上記帰還抵抗と、それぞ
れ上記帰還抵抗の両端のそれぞれの端子に接続される一
対の上記負荷容量と、上記帰還抵抗と並列に接続される
圧電振動子とからなり、第１の単極双投スイッチング素
子は上記帰還抵抗の上記ＣＭＯＳインバータの入力端子
側の上記負荷容量を切り放すともに上記ＣＭＯＳインバ
ータの入力端子を特定電位に接続し、第２の単極双投ス
イッチング素子は上記帰還抵抗を上記ＣＭＯＳインバー
タの出力端子から切り放すとともに特定電位に接続する
ことを特徴とする請求項１記載の圧電発振回路。 - 【請求項４】 第１の単極双投スイッチング素子、第２
の単極極双投スイッチング素子はＭＯＳトランジスタか
らなることを特徴とする請求項２または請求項３記載の
圧電発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7020349A JP2952647B2 (ja) | 1995-02-08 | 1995-02-08 | 圧電発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7020349A JP2952647B2 (ja) | 1995-02-08 | 1995-02-08 | 圧電発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08213843A true JPH08213843A (ja) | 1996-08-20 |
| JP2952647B2 JP2952647B2 (ja) | 1999-09-27 |
Family
ID=12024655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7020349A Expired - Fee Related JP2952647B2 (ja) | 1995-02-08 | 1995-02-08 | 圧電発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2952647B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002123330A (ja) * | 2000-08-31 | 2002-04-26 | Samsung Electronics Co Ltd | プロセッサクロック発生回路及びクロック発生方法 |
| JP2002311906A (ja) * | 2001-04-13 | 2002-10-25 | Sanyo Electric Co Ltd | アクティブマトリクス型表示装置 |
| JP2002311907A (ja) * | 2001-04-13 | 2002-10-25 | Sanyo Electric Co Ltd | アクティブマトリクス型表示装置 |
-
1995
- 1995-02-08 JP JP7020349A patent/JP2952647B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002123330A (ja) * | 2000-08-31 | 2002-04-26 | Samsung Electronics Co Ltd | プロセッサクロック発生回路及びクロック発生方法 |
| JP2002311906A (ja) * | 2001-04-13 | 2002-10-25 | Sanyo Electric Co Ltd | アクティブマトリクス型表示装置 |
| JP2002311907A (ja) * | 2001-04-13 | 2002-10-25 | Sanyo Electric Co Ltd | アクティブマトリクス型表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2952647B2 (ja) | 1999-09-27 |
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