JPH03201801A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH03201801A JPH03201801A JP1342766A JP34276689A JPH03201801A JP H03201801 A JPH03201801 A JP H03201801A JP 1342766 A JP1342766 A JP 1342766A JP 34276689 A JP34276689 A JP 34276689A JP H03201801 A JPH03201801 A JP H03201801A
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- semiconductor integrated
- integrated circuit
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 239000003990 capacitor Substances 0.000 claims abstract description 77
- 230000005540 biological transmission Effects 0.000 claims description 4
- 230000005669 field effect Effects 0.000 abstract description 2
- 238000005265 energy consumption Methods 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 8
- 238000007599 discharging Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
- H01P1/00—Auxiliary devices
- H01P1/10—Auxiliary devices for switching or interrupting
- H01P1/15—Auxiliary devices for switching or interrupting by semiconductor devices
Landscapes
- Electronic Switches (AREA)
- Waveguide Switches, Polarizers, And Phase Shifters (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路に関し、特にマイクロ波な
どの高周波用半導体集積回路に関するものである。
どの高周波用半導体集積回路に関するものである。
第４図は例えば従来の半導体集積回路を示す図であり、
図において、Ｑｌは電界効果トランジスタ（以下、ＦＥ
Ｔと称す）、Ｔ１、Ｔ２は前記ＦＥＴＱ１のソース、ド
レインにそれぞれ接続されたマイクロ波線路、Ｃ５、Ｃ
６はそれぞれ前記マイクロ波線路Ｔ１、Ｔ２に接続され
たキャパシタ、Ｒ１は前記ＦＥＴＱＩのゲートに接続さ
れた抵抗器、Ｃ８は前記抵抗器Ｒ１に接続されたキャパ
シタ、Ｔ３は前記マイクロ波線路Ｔ１とキャパシタＣ５
に接続された１／４波長線路、Ｃ７は前記マイクロ波線
路Ｔ３に接続されたキャパシタである。
図において、Ｑｌは電界効果トランジスタ（以下、ＦＥ
Ｔと称す）、Ｔ１、Ｔ２は前記ＦＥＴＱ１のソース、ド
レインにそれぞれ接続されたマイクロ波線路、Ｃ５、Ｃ
６はそれぞれ前記マイクロ波線路Ｔ１、Ｔ２に接続され
たキャパシタ、Ｒ１は前記ＦＥＴＱＩのゲートに接続さ
れた抵抗器、Ｃ８は前記抵抗器Ｒ１に接続されたキャパ
シタ、Ｔ３は前記マイクロ波線路Ｔ１とキャパシタＣ５
に接続された１／４波長線路、Ｃ７は前記マイクロ波線
路Ｔ３に接続されたキャパシタである。
次に動作について説明する。抵抗器Ｒ１とキャパシタＣ
８の接続点から取り出されたドライブ信号入力端子Ｓ３
はＦＥＴＱＩのスイッチングを行なうために用いられる
。また、１／４波長線路Ｔ３とキャパシタＣ７はＦＥＴ
ＱＩのソース電圧バイアス用回路であり、ＦＥＴＱＩの
ソース電圧バイアスは１／４波長線路Ｔ３とキャパシタ
Ｃ７の接続点から取り出された電源バイアス端子■３よ
り印加される。高周波信号はＲｉｎより入力されＲｏｕ
ｔより出力される。Ｓ３がＨｉｇｈになったときＦＥＴ
ＱＩはＯＮ状態になり、Ｒｉｎより入力された高周波信
号はＲｏｕｔへ出力される。
８の接続点から取り出されたドライブ信号入力端子Ｓ３
はＦＥＴＱＩのスイッチングを行なうために用いられる
。また、１／４波長線路Ｔ３とキャパシタＣ７はＦＥＴ
ＱＩのソース電圧バイアス用回路であり、ＦＥＴＱＩの
ソース電圧バイアスは１／４波長線路Ｔ３とキャパシタ
Ｃ７の接続点から取り出された電源バイアス端子■３よ
り印加される。高周波信号はＲｉｎより入力されＲｏｕ
ｔより出力される。Ｓ３がＨｉｇｈになったときＦＥＴ
ＱＩはＯＮ状態になり、Ｒｉｎより入力された高周波信
号はＲｏｕｔへ出力される。
Ｓ３がＬｏｗになったときはＦＥＴＱＩはＯＦＦ状態と
なりＲｉｎより入力された高周波信号はＲｏｕｔへ出力
されない。
なりＲｉｎより入力された高周波信号はＲｏｕｔへ出力
されない。
抵抗器Ｒ１は一般にマイクロ波線路Ｔ１、Ｔ２の線路イ
ンピーダンスより十分高く設定され、ＦＥＴＱｌがＯＮ
状態のとき、高周波信号がＦＥＴＱｌのゲート・ソース
間容量ＣｇｓによりＦ 、Ｅ ＴＱｌのゲート側に漏れ
るのを防いでいる。また、ＦＥＴＱＩの相互コンダクタ
ンスＧｍが非常に高い場合は発振防止の役割も果たして
いる。さらに、ＦＥＴＱＩのゲートが静電破壊するのを
防ぐ役目も果たしている。
ンピーダンスより十分高く設定され、ＦＥＴＱｌがＯＮ
状態のとき、高周波信号がＦＥＴＱｌのゲート・ソース
間容量ＣｇｓによりＦ 、Ｅ ＴＱｌのゲート側に漏れ
るのを防いでいる。また、ＦＥＴＱＩの相互コンダクタ
ンスＧｍが非常に高い場合は発振防止の役割も果たして
いる。さらに、ＦＥＴＱＩのゲートが静電破壊するのを
防ぐ役目も果たしている。
キャパシタＣ８は抵抗器Ｒ１と共にＲＣローパスフィル
タ回路を形成しており、キャパシタＣ８の容量値は高周
波信号が入力端子Ｓ３から漏れないように高周波信号に
対しては十分低いインピーダンスとなる大きな容量値に
設定されている。なお、第４図の例は抵抗器Ｒ１が用い
られているが、これはＲ１の代わりに１／４波長線路が
用いられることもある。
タ回路を形成しており、キャパシタＣ８の容量値は高周
波信号が入力端子Ｓ３から漏れないように高周波信号に
対しては十分低いインピーダンスとなる大きな容量値に
設定されている。なお、第４図の例は抵抗器Ｒ１が用い
られているが、これはＲ１の代わりに１／４波長線路が
用いられることもある。
従来の半導体集積回路は以上のように構成されているの
で、ドライブ信号入力端子Ｓ３の電位を制御し、キャパ
シタＣ８をドライブし、ＦＥＴＱｌのゲートをドライブ
するためには、ＴＴＬ回路等の非常に大きなドライブ回
路を必要とし、消費電力が大きく、しかもキャパシタの
充放電が必要なことからＦＥ’ＴＱＩのスイッチング速
度が遅いなどの問題点があった。
で、ドライブ信号入力端子Ｓ３の電位を制御し、キャパ
シタＣ８をドライブし、ＦＥＴＱｌのゲートをドライブ
するためには、ＴＴＬ回路等の非常に大きなドライブ回
路を必要とし、消費電力が大きく、しかもキャパシタの
充放電が必要なことからＦＥ’ＴＱＩのスイッチング速
度が遅いなどの問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、キャパシタＣ８の充放電をなくすことによっ
て、消費電力を低減し、かつ、ＦＥＴＱｌのゲートを高
速にドライブできる半導体集積回路を得ることを目的と
する。また、さらにはゲートドライブに必要な信号の１
つを内部で発生させることによりゲートドライブに必要
な信号を簡単に得ることができる半導体集積回路を提供
することを目的とする。
たもので、キャパシタＣ８の充放電をなくすことによっ
て、消費電力を低減し、かつ、ＦＥＴＱｌのゲートを高
速にドライブできる半導体集積回路を得ることを目的と
する。また、さらにはゲートドライブに必要な信号の１
つを内部で発生させることによりゲートドライブに必要
な信号を簡単に得ることができる半導体集積回路を提供
することを目的とする。
この発明に係る半導体集積回路は、高周波信号の伝達を
制御するトランスファゲートを構成する第１のＦＥＴと
、前記第１のＦＥＴのゲートに、直接に、あるいは抵抗
器、または、１／４波長線路を介して接続された第１お
よび第２のキャパシタと、前記第１のキャパシタにドレ
インが接続されソースが高周波的に接地された第２０Ｆ
ＥＴと、同様に、前記第２のキャパシタにドレ・、ンが
接続されソースが高周波的に接地された第３のＦＥＴと
で構成したものである。
制御するトランスファゲートを構成する第１のＦＥＴと
、前記第１のＦＥＴのゲートに、直接に、あるいは抵抗
器、または、１／４波長線路を介して接続された第１お
よび第２のキャパシタと、前記第１のキャパシタにドレ
インが接続されソースが高周波的に接地された第２０Ｆ
ＥＴと、同様に、前記第２のキャパシタにドレ・、ンが
接続されソースが高周波的に接地された第３のＦＥＴと
で構成したものである。
また、この発明に係る半導体集積回路は、上記の構成の
ものにさらに、第１のキャパシタに並列に接続された第
２の抵抗器と、第２のキャパシタに並列に接続された第
３の抵抗器と、一方が第２の抵抗器と第３の抵抗器の接
続点に接続され他方がある電位に固定された第４の抵抗
器とを備えるようにしたものである。
ものにさらに、第１のキャパシタに並列に接続された第
２の抵抗器と、第２のキャパシタに並列に接続された第
３の抵抗器と、一方が第２の抵抗器と第３の抵抗器の接
続点に接続され他方がある電位に固定された第４の抵抗
器とを備えるようにしたものである。
この発明においては上述のように構成したので、第１の
キャパシタは第２のＦＥＴにより第１のＦＥＴがＯＮ状
態のときに高周波信号を通し、第２のキャパシタは第３
のＦＥＴにより第１のＦＥＴがＯＦＦ状態のときに高周
波信号を通すことにより、高周波信号は第１のＦＥＴが
ＯＮ状態、ＯＦＦ状態いずれのときも第１のキャパシタ
または第２のキャパシタのいずれかを通して高周波的に
接地されるので第１のキャパシタと第２のキャパシタは
従来例におけるキャパシタＣ８と同様な役割を果たす。
キャパシタは第２のＦＥＴにより第１のＦＥＴがＯＮ状
態のときに高周波信号を通し、第２のキャパシタは第３
のＦＥＴにより第１のＦＥＴがＯＦＦ状態のときに高周
波信号を通すことにより、高周波信号は第１のＦＥＴが
ＯＮ状態、ＯＦＦ状態いずれのときも第１のキャパシタ
または第２のキャパシタのいずれかを通して高周波的に
接地されるので第１のキャパシタと第２のキャパシタは
従来例におけるキャパシタＣ８と同様な役割を果たす。
しかし、従来例とは異なり、第１のキャパシタと第２の
キャパシタは第１のＦＥＴのＯＮ、ＯＦＦ状態に合わせ
てそれぞれ第２のＦＥＴ。
キャパシタは第１のＦＥＴのＯＮ、ＯＦＦ状態に合わせ
てそれぞれ第２のＦＥＴ。
第３のＦＥＴにより電気的にフローティング状態にする
ことにより、キャパシタへの充放電をなくして消費電力
を低減すると共に、充放電による遅延時間をなくして第
１のＦＥＴのゲートを高速にドライブすることができる
。
ことにより、キャパシタへの充放電をなくして消費電力
を低減すると共に、充放電による遅延時間をなくして第
１のＦＥＴのゲートを高速にドライブすることができる
。
またこの発明においては、上述のようにさらに第２．第
３．第４の抵抗器を付加するようにしたので、第２の抵
抗器と第３の抵抗器と第４の抵抗器により第１のＦＥＴ
のゲートをドライブするのに必要な電位を発生させるこ
とができる。
３．第４の抵抗器を付加するようにしたので、第２の抵
抗器と第３の抵抗器と第４の抵抗器により第１のＦＥＴ
のゲートをドライブするのに必要な電位を発生させるこ
とができる。
Ｃ実施例〕
以下、この発明の一実施例を図について説明する。
第１図は本発明の第１の実施例による半導体集積回路を
示しており、図において、Ｑｌは高周波信号の伝達を制
御するトランスファゲートを構成する第１のＦＥＴ、Ｔ
Ｉ、Ｔ２はＦＥＴＱｌのソースおよびドレインにそれぞ
れ接続されたマイクロ波線路、Ｃ５，Ｃ６はＤＣカット
用キャパシタ、Ｒｉｎ、Ｒｏｕｔはマイクロ波等の高周
波信号が入出力されるマイクロ波信号入出力端子、Ｔ３
はＦＥＴＱｌのソースバイアス回路の一部を構成する１
／４波長線路、Ｃ７はマイクロ波線路Ｔ１と共にＦＥＴ
Ｑｌのソースバイアス回路の一部を構成するための高周
波信号を接地するキャパシタ、■３はＦＥＴＱＩのソー
スバイアス用電源バイアス端子、ＣＩ、Ｃ２はそれぞれ
抵抗器Ｒ１を介してＦＥＴＱｌのゲートに接続された第
１．第２のキャパシタ、Ｑ２はドレインがキャパシタＣ
１に、ソースがキャパシタＣ３を介して接地された第２
のＦＥＴ、Ｑ３はドレインがキャパシタＣ２に、ソース
がキャパシタＣ４を介して接地された第３のＦＥＴ、３
１．３２はそれぞれ第２．第３のＦＥＴＱ２．Ｑ３のゲ
ートに接続されたドライブ信号入力端子、Ｓ３は第１．
第２のキャパシタＣＩ。
示しており、図において、Ｑｌは高周波信号の伝達を制
御するトランスファゲートを構成する第１のＦＥＴ、Ｔ
Ｉ、Ｔ２はＦＥＴＱｌのソースおよびドレインにそれぞ
れ接続されたマイクロ波線路、Ｃ５，Ｃ６はＤＣカット
用キャパシタ、Ｒｉｎ、Ｒｏｕｔはマイクロ波等の高周
波信号が入出力されるマイクロ波信号入出力端子、Ｔ３
はＦＥＴＱｌのソースバイアス回路の一部を構成する１
／４波長線路、Ｃ７はマイクロ波線路Ｔ１と共にＦＥＴ
Ｑｌのソースバイアス回路の一部を構成するための高周
波信号を接地するキャパシタ、■３はＦＥＴＱＩのソー
スバイアス用電源バイアス端子、ＣＩ、Ｃ２はそれぞれ
抵抗器Ｒ１を介してＦＥＴＱｌのゲートに接続された第
１．第２のキャパシタ、Ｑ２はドレインがキャパシタＣ
１に、ソースがキャパシタＣ３を介して接地された第２
のＦＥＴ、Ｑ３はドレインがキャパシタＣ２に、ソース
がキャパシタＣ４を介して接地された第３のＦＥＴ、３
１．３２はそれぞれ第２．第３のＦＥＴＱ２．Ｑ３のゲ
ートに接続されたドライブ信号入力端子、Ｓ３は第１．
第２のキャパシタＣＩ。
Ｃ２と抵抗器Ｒ１の接続点に接続されたドライブ信号入
力端子、ｖｌ、ｖ２はそれぞれ第２．第３のＦＥＴＱ２
．Ｑ３のソースバイアス用電源バイアス端子である。
力端子、ｖｌ、ｖ２はそれぞれ第２．第３のＦＥＴＱ２
．Ｑ３のソースバイアス用電源バイアス端子である。
次に動作について説明する。
第２図はドライブ信号入力端子３１〜Ｓ３におけるドラ
イブ信号の入力波形の一例を時間軸を横軸にして示した
ものである。
イブ信号の入力波形の一例を時間軸を横軸にして示した
ものである。
ここでは、電源バイアス端子ｖ３を直流的に接地（ＯＶ
）とすることにより、ＦＥＴＱＩのソース電位をＯＶと
し、ＦＥＴＱＩのピンチオフ（遮断）１ｉ圧をＶｐとす
ると仮定する。但し、ＦＥＴはノーマリオン型で、ゲー
ト・ソース間に−Ｖｐの電圧を印加したときＦＥＴはオ
フになるとする。
）とすることにより、ＦＥＴＱＩのソース電位をＯＶと
し、ＦＥＴＱＩのピンチオフ（遮断）１ｉ圧をＶｐとす
ると仮定する。但し、ＦＥＴはノーマリオン型で、ゲー
ト・ソース間に−Ｖｐの電圧を印加したときＦＥＴはオ
フになるとする。
このとき、端子Ｓ３に人力するドライブ信号を第２図に
示したように、ＨｉｇｈをＯＶ、Ｌｏｗを−Ｖｐとすれ
ば、ＦＥＴＱｌはオン、オフのスイッチング動作を行い
、マイクロ波出力端子ＲＯｕｔからはＦＥＴＱｌのスイ
ッチング動作に対応して第２図に示した出力波形が得ら
れる。
示したように、ＨｉｇｈをＯＶ、Ｌｏｗを−Ｖｐとすれ
ば、ＦＥＴＱｌはオン、オフのスイッチング動作を行い
、マイクロ波出力端子ＲＯｕｔからはＦＥＴＱｌのスイ
ッチング動作に対応して第２図に示した出力波形が得ら
れる。
さらに、このとき、電源バイアス端子■１の電位を○■
とし、端子Ｓ１から第２図に示したように、端子Ｓ３に
おける入力電圧がＯｖの期間内に立ち上がり、ＯＶとな
り、立ち下がり、かつ、端子Ｓ３における入力電圧が−
Ｖｐのときは−Ｖｐとなるような信号を入力するとする
。この時、端子Ｓ１にＯＶが入力され、端子Ｓ３と端子
ｖ１が同電位のＯｖになったときのみＦＥＴＱ２がオン
状態となる。このオン状態ではキャパシタＣ１にはＳ３
と■１との電位差■。、に相当する電荷量ＱＣ１が蓄積
される。つまり、キャパシタＣ１の容量をＣｃＩとする
と、電荷量Ｑ ｅ ＋は、Ｖ ｃ＋ Ｘ Ｃｃ＋ ＝
Ｑｃｒ となる。本実施例では、ＦＥＴＱ２で電圧降下がないと
すると、キャパシタＣ１の両端にかかる電圧Ｖｅｌは常
にＯｖとすることができる。
とし、端子Ｓ１から第２図に示したように、端子Ｓ３に
おける入力電圧がＯｖの期間内に立ち上がり、ＯＶとな
り、立ち下がり、かつ、端子Ｓ３における入力電圧が−
Ｖｐのときは−Ｖｐとなるような信号を入力するとする
。この時、端子Ｓ１にＯＶが入力され、端子Ｓ３と端子
ｖ１が同電位のＯｖになったときのみＦＥＴＱ２がオン
状態となる。このオン状態ではキャパシタＣ１にはＳ３
と■１との電位差■。、に相当する電荷量ＱＣ１が蓄積
される。つまり、キャパシタＣ１の容量をＣｃＩとする
と、電荷量Ｑ ｅ ＋は、Ｖ ｃ＋ Ｘ Ｃｃ＋ ＝
Ｑｃｒ となる。本実施例では、ＦＥＴＱ２で電圧降下がないと
すると、キャパシタＣ１の両端にかかる電圧Ｖｅｌは常
にＯｖとすることができる。
また、端子Ｓ１における入力電圧が−Ｖｐとなると、Ｆ
ＥＴＱ２はオフ状態となり導通しなくなるので、キャパ
シタＣ１には上記の電荷量ＱｃＩがそのまま蓄積される
こととなり、キャパシタＣ１の両端の電位は常に一定の
値に保持される。
ＥＴＱ２はオフ状態となり導通しなくなるので、キャパ
シタＣ１には上記の電荷量ＱｃＩがそのまま蓄積される
こととなり、キャパシタＣ１の両端の電位は常に一定の
値に保持される。
再度、端子Ｓ１と端子Ｓ３の入力電圧がＯＶとなった場
合、上述のようにＦＥＴＱ２はオン状態となるが、キャ
パシタＣ１にはＱ ｃ ＋の電荷量が保持されているの
で、既にキャパシタＣ１の両端は同電位であるから、キ
ャパシタＣ１への電荷の蓄積はおこらない。
合、上述のようにＦＥＴＱ２はオン状態となるが、キャ
パシタＣ１にはＱ ｃ ＋の電荷量が保持されているの
で、既にキャパシタＣ１の両端は同電位であるから、キ
ャパシタＣ１への電荷の蓄積はおこらない。
次に、電源バイアス端子Ｖ２の電位を−Ｖｐとし、端子
Ｓ２から第２図に示したように、端子Ｓ３における入力
電圧が−Ｖｐの期間内に立ち上がり、−Ｖｐとなり、立
ち下がり、かつ、端子Ｓ３における入力電圧がＯＶのと
きは、−２Ｖｐとなるような信号を入力すれば、端子Ｓ
３と端子■２が同電位の−ＶｐとなったときのみＦＥＴ
Ｑ３がオン状態となるので、この時、キャパシタＣ２に
はＳ３とＶ２との電位差に相当する電荷量Ｑｃｚが蓄積
される。本実施例の場合、ＦＥＴＱ３での電圧降下がな
いとすると、キャパシタの両端にかかる電圧はＯＶとな
る。
Ｓ２から第２図に示したように、端子Ｓ３における入力
電圧が−Ｖｐの期間内に立ち上がり、−Ｖｐとなり、立
ち下がり、かつ、端子Ｓ３における入力電圧がＯＶのと
きは、−２Ｖｐとなるような信号を入力すれば、端子Ｓ
３と端子■２が同電位の−ＶｐとなったときのみＦＥＴ
Ｑ３がオン状態となるので、この時、キャパシタＣ２に
はＳ３とＶ２との電位差に相当する電荷量Ｑｃｚが蓄積
される。本実施例の場合、ＦＥＴＱ３での電圧降下がな
いとすると、キャパシタの両端にかかる電圧はＯＶとな
る。
次に端子Ｓ２における入力電圧が一２Ｖｐとなると、Ｆ
ＥＴＱ３はオフ状態となり導通しなくなるので、キャパ
シタＣ２には電荷量Ｑ ｃｚがそのまま蓄積されること
となり、キャパシタＣ２の両端の電位は常に一定の値に
保持される。そして再度、端子Ｓ２の入力電位が−Ｖｐ
となったとき、ＦＥＴＱ３はオン状態となるが、キャパ
シタＣ２には電荷量Ｑ。２が保持されているので、キャ
パシタＣ２の両端は同電位となり、キャパシタＣ２への
電荷の蓄積はおこらない。
ＥＴＱ３はオフ状態となり導通しなくなるので、キャパ
シタＣ２には電荷量Ｑ ｃｚがそのまま蓄積されること
となり、キャパシタＣ２の両端の電位は常に一定の値に
保持される。そして再度、端子Ｓ２の入力電位が−Ｖｐ
となったとき、ＦＥＴＱ３はオン状態となるが、キャパ
シタＣ２には電荷量Ｑ。２が保持されているので、キャ
パシタＣ２の両端は同電位となり、キャパシタＣ２への
電荷の蓄積はおこらない。
従って、以上のように構成することにより、Ｓ３の入力
電圧の立ち上がり立ち下がり時を除いてＦＥＴＱ２また
はＦＥＴＱ３のどちらかがオンするように動作させるこ
とができるので、Ｆ ＥＴＱｌのゲートは抵抗器Ｒ１を
介して、高周波的にはＣ１またはＣ２のいずれかによっ
て常に（但し、立ち上がり立ち下がり時を除く）接地さ
れることとなり、第４図に示した従来の回路と同様な効
果が得られる。
電圧の立ち上がり立ち下がり時を除いてＦＥＴＱ２また
はＦＥＴＱ３のどちらかがオンするように動作させるこ
とができるので、Ｆ ＥＴＱｌのゲートは抵抗器Ｒ１を
介して、高周波的にはＣ１またはＣ２のいずれかによっ
て常に（但し、立ち上がり立ち下がり時を除く）接地さ
れることとなり、第４図に示した従来の回路と同様な効
果が得られる。
また、上述のようにキャパシタＣＩ、Ｃ２はＦＥＴＱｌ
のＯＮ、ＯＦＦ状態に合わせてそれぞれＦＥＴＱ２．Ｑ
３により、電荷が流れないように外界と電気的に絶縁さ
れている電気的にフローティングな状態としたので、キ
ャパシタＣＩ、Ｃ２の両端にかかる電圧を常に一定電圧
（本実施例ではＯＶ）にでき、キャパシタへの充放電を
なくして消費電力を低減することができる。また、充放
電による遅延時間もなくなるので、ＦＥＴＱｌを高速に
ドライブすることができる。
のＯＮ、ＯＦＦ状態に合わせてそれぞれＦＥＴＱ２．Ｑ
３により、電荷が流れないように外界と電気的に絶縁さ
れている電気的にフローティングな状態としたので、キ
ャパシタＣＩ、Ｃ２の両端にかかる電圧を常に一定電圧
（本実施例ではＯＶ）にでき、キャパシタへの充放電を
なくして消費電力を低減することができる。また、充放
電による遅延時間もなくなるので、ＦＥＴＱｌを高速に
ドライブすることができる。
従って、このような構成の半導体集積回路を用いると高
性能の高周波用のスイッチング回路を構成できるととも
に、ＦＥＴＱＩを中途半端にオン。
性能の高周波用のスイッチング回路を構成できるととも
に、ＦＥＴＱＩを中途半端にオン。
オフさせることによりｆＩｉ重器あるいは増幅器として
使用することができ、さらにはＦＥＴＱＩのドレイン側
にバイアス回路を付加することによりゲート接地のイン
ピーダンス変換器としても使用することができる。
使用することができ、さらにはＦＥＴＱＩのドレイン側
にバイアス回路を付加することによりゲート接地のイン
ピーダンス変換器としても使用することができる。
次に、第３図に本発明の第２の実施例による半導体集積
回路の構成を示す。図において、第１図と同−汗号は同
一部分を示し、Ｒ２，Ｒ３はそれぞれ第１のキャパシタ
ＣＩ、第２のキャパシタＣ２に並列に接続された第２．
第３の抵抗器、Ｒ４は第１．第２のキャパシタＣＩ、Ｃ
２と抵抗器Ｒ１の接続点を接地する第４の抵抗器である
。
回路の構成を示す。図において、第１図と同−汗号は同
一部分を示し、Ｒ２，Ｒ３はそれぞれ第１のキャパシタ
ＣＩ、第２のキャパシタＣ２に並列に接続された第２．
第３の抵抗器、Ｒ４は第１．第２のキャパシタＣＩ、Ｃ
２と抵抗器Ｒ１の接続点を接地する第４の抵抗器である
。
次に動作について説明する。
ドライブ信号入力端子３１．Ｓ２に第２図に示す信号電
圧を入力すると、ＦＥＴＱ２がオンのときは、ノードＳ
３の電位は抵抗値Ｒ２とＲ４によって決まり、電源バイ
アス端子ｖ１の電位をＯｖとするとＳ３の電位はＯｖと
なる。
圧を入力すると、ＦＥＴＱ２がオンのときは、ノードＳ
３の電位は抵抗値Ｒ２とＲ４によって決まり、電源バイ
アス端子ｖ１の電位をＯｖとするとＳ３の電位はＯｖと
なる。
さらに、ＦＥＴＱ２がオフのときは、ノードＳ３の電位
は抵抗値Ｒ３とＲ４によって決まり、電源バイアス端子
■２の電位を−Ｖｐとすると、Ｓ３の電位は、 −ＶＰ −Ｒ４／ （Ｒ３＋Ｒ４） となる。ここで、Ｒ４の値をＲ３に較べて十分大きい値
に設定すれば、Ｓ３の電位はほぼ−Ｖｐに等しくするこ
とができる。
は抵抗値Ｒ３とＲ４によって決まり、電源バイアス端子
■２の電位を−Ｖｐとすると、Ｓ３の電位は、 −ＶＰ −Ｒ４／ （Ｒ３＋Ｒ４） となる。ここで、Ｒ４の値をＲ３に較べて十分大きい値
に設定すれば、Ｓ３の電位はほぼ−Ｖｐに等しくするこ
とができる。
従って、以上のように構成することにより、Ｓ３に必要
な入力信号をドライブ信号入力端子Ｓｌ。
な入力信号をドライブ信号入力端子Ｓｌ。
Ｓ２への入力信号から合成することができる。
なお、上記実施例では抵抗器Ｒ４によりキャパシタＣ１
，Ｃ２と抵抗器Ｒ１の接続点を接地するようにしたが、
これは必ずしも接地電位にする必要はなく、Ｓｌ、Ｓ２
．Ｖｌ、Ｖ２．及び■３への入力電圧の相関関係で決ま
るある電位に固定されていればよいものである。
，Ｃ２と抵抗器Ｒ１の接続点を接地するようにしたが、
これは必ずしも接地電位にする必要はなく、Ｓｌ、Ｓ２
．Ｖｌ、Ｖ２．及び■３への入力電圧の相関関係で決ま
るある電位に固定されていればよいものである。
なお、以上の実施例ではマイクロ波線路Ｔｌ。
Ｔ２の線路インピーダンスよりも十分に高いインピーダ
ンスとなるように抵抗器Ｒ１を設けた構成のものについ
て示したが、これは抵抗器Ｒ１がなくても十分に大きい
インピーダンスが得られるのであれば抵抗器Ｒ１を設け
ずに直接接続するようにしてもよい。また、抵抗器のか
わりに１／４波長線路や、抵抗器と１／４波長線路の両
方を直列接続したものを設けるようにしてもよい。
ンスとなるように抵抗器Ｒ１を設けた構成のものについ
て示したが、これは抵抗器Ｒ１がなくても十分に大きい
インピーダンスが得られるのであれば抵抗器Ｒ１を設け
ずに直接接続するようにしてもよい。また、抵抗器のか
わりに１／４波長線路や、抵抗器と１／４波長線路の両
方を直列接続したものを設けるようにしてもよい。
また、以上の実施例ではノーマリオン型のＦＥＴを用い
る場合について示したが、これはノーマリオフ型のＦＥ
Ｔでもよく、この場合おいても上記実施例と同様の効果
が得られる。
る場合について示したが、これはノーマリオフ型のＦＥ
Ｔでもよく、この場合おいても上記実施例と同様の効果
が得られる。
また、以上の実施例では第２図に示したように、端子Ｓ
１への入力信号は、端子Ｓ３における入力端子がＯＶの
期間内で立ち上がり、ＯＶとなり。
１への入力信号は、端子Ｓ３における入力端子がＯＶの
期間内で立ち上がり、ＯＶとなり。
立ち下がり、−Ｖｐのときは−Ｖｐとなる信号とし、ま
た端子Ｓ２への入力信号は、端子Ｓ３における入力電圧
が−Ｖｐの期間内で立ち上がり。
た端子Ｓ２への入力信号は、端子Ｓ３における入力電圧
が−Ｖｐの期間内で立ち上がり。
Ｖｐとなり、立ち下がり、ＯＶのときは一２Ｖｐとなる
ように設定したが、これは、Ｓｌへの入力信号を、Ｓ３
の入力電圧が○■のときはＯＶ、ＶＰのときは−Ｖｐと
なる信号とし、端子Ｓ２への入力信号を、Ｓ３における
入力電圧が−Ｖｐのときは−Ｖｐ、ＯＶのときは一２Ｖ
ｐとなるような信号としてもよく、この場合においては
Ｆ ＥＴＱｌのゲートは抵抗器Ｒ１を介して、高周波的
にはＣ１またはＣ２のいずれかによって立ち上がり立ち
下がり時も含めて常に接地することができる。
ように設定したが、これは、Ｓｌへの入力信号を、Ｓ３
の入力電圧が○■のときはＯＶ、ＶＰのときは−Ｖｐと
なる信号とし、端子Ｓ２への入力信号を、Ｓ３における
入力電圧が−Ｖｐのときは−Ｖｐ、ＯＶのときは一２Ｖ
ｐとなるような信号としてもよく、この場合においては
Ｆ ＥＴＱｌのゲートは抵抗器Ｒ１を介して、高周波的
にはＣ１またはＣ２のいずれかによって立ち上がり立ち
下がり時も含めて常に接地することができる。
また、電源バイアス端子Ｖｌ、Ｖ２．Ｖ３の電位はそれ
ぞれ○ｖ、−ｖｐ、ｏｖに必ずしも設定する必要はなく
、これらの値はＦＥＴＱＩ、Ｑ２゜Ｑ３が動作するよう
な値があればよい。
ぞれ○ｖ、−ｖｐ、ｏｖに必ずしも設定する必要はなく
、これらの値はＦＥＴＱＩ、Ｑ２゜Ｑ３が動作するよう
な値があればよい。
また、以上の実施例では、マイクロ波線路を用いたマイ
クロ波回路を例に取って説明したが、これはＴ１〜Ｔ３
．Ｃ５〜Ｃ７が無くてもＦＥＴＱｌが高周波信号の伝達
を制御するトランスファゲートを構成するＦＥＴであれ
ば上記実施例と同様の効果を得ることができるのは言う
までもない。
クロ波回路を例に取って説明したが、これはＴ１〜Ｔ３
．Ｃ５〜Ｃ７が無くてもＦＥＴＱｌが高周波信号の伝達
を制御するトランスファゲートを構成するＦＥＴであれ
ば上記実施例と同様の効果を得ることができるのは言う
までもない。
以上のように、この発明によれば、高周波信号の伝達を
制御するトランスファゲートを構成する第１のＦＥＴと
、前記第１のＦＥＴのゲートに、直接に、あるいは抵抗
器、または１／４波長線路を介して接続された第１およ
び第２のキャパシタと、前記第１のキャパシタにドレイ
ンが接続され、ソースが高周波的に接地された第２のＦ
ＥＴと、同様に、前記第２のキャパシタにドレインが接
続され、ソースが高周波的に接地された第３のＦＥＴと
で構成したので、第１のキャパシタと第２のキャパシタ
は第１のＦＥＴのＯＮ、ＯＦＦ状態に合わせてそれぞれ
第２のＦＥＴ、第３のＦＥＴにより電気的にフローティ
ング状態にすることができ、キャパシタへの充放電をな
くして消費電力を低減できると共に、充放電による遅延
時間をな（して第１のＦＥＴのゲートを高速にドライブ
できる効果がある。
制御するトランスファゲートを構成する第１のＦＥＴと
、前記第１のＦＥＴのゲートに、直接に、あるいは抵抗
器、または１／４波長線路を介して接続された第１およ
び第２のキャパシタと、前記第１のキャパシタにドレイ
ンが接続され、ソースが高周波的に接地された第２のＦ
ＥＴと、同様に、前記第２のキャパシタにドレインが接
続され、ソースが高周波的に接地された第３のＦＥＴと
で構成したので、第１のキャパシタと第２のキャパシタ
は第１のＦＥＴのＯＮ、ＯＦＦ状態に合わせてそれぞれ
第２のＦＥＴ、第３のＦＥＴにより電気的にフローティ
ング状態にすることができ、キャパシタへの充放電をな
くして消費電力を低減できると共に、充放電による遅延
時間をな（して第１のＦＥＴのゲートを高速にドライブ
できる効果がある。
さらに、この発明によれば、第１のキャパシタに並列に
接続された第２の抵抗器と、第２のキャパシタに並列に
接続された第３の抵抗器と、一方が第２の抵抗器と第３
の抵抗器の接続点に接続され、他方がある電位に固定さ
れた第４の抵抗器とを備えるようにしたので、以上の効
果に加えて第１のＦＥＴのゲートをドライブするのに必
要な電位をこれらの抵抗器により発生でき、ゲートドラ
イブに必要な信号を簡単に得ることができる高性能な高
周波半導体集積回路が得られる効果がある。
接続された第２の抵抗器と、第２のキャパシタに並列に
接続された第３の抵抗器と、一方が第２の抵抗器と第３
の抵抗器の接続点に接続され、他方がある電位に固定さ
れた第４の抵抗器とを備えるようにしたので、以上の効
果に加えて第１のＦＥＴのゲートをドライブするのに必
要な電位をこれらの抵抗器により発生でき、ゲートドラ
イブに必要な信号を簡単に得ることができる高性能な高
周波半導体集積回路が得られる効果がある。
第１図はこの発明の第１の実施例による半導体集積回路
を示す図、第２図は第１図における半導体集積回路の各
端子への入力電圧波形を示す図、第３図はこの発明の第
２の実施例による半導体集積回路を示す図、第４図は従
来の半導体集積回路を示す図である。 図において、Ｑｌは第１のＦＥＴ、Ｑ２は第２のＦＥＴ
、Ｑ３は第３のＦＥＴ、ＣＩは第１のキャパシタ、Ｃ２
は第２のキャパシタ、０３〜Ｃ７はキャパシタ、Ｒ１は
第１の抵抗器、Ｒ２は第２の抵抗器、Ｒ３は第３の抵抗
器、Ｒ４は第４の抵抗器、ＴＩ、Ｔ２はマイクロ波線路
、Ｔ３は１／４波長線路、■１〜■３は電源バイアス端
子、３１〜Ｓ３はドライブ信号入力端子、Ｒｉｎ、Ｒ。 ｕｔはマイクロ波入出力端子である。 なお図中同一符号は同−又は相当部分を示す。
を示す図、第２図は第１図における半導体集積回路の各
端子への入力電圧波形を示す図、第３図はこの発明の第
２の実施例による半導体集積回路を示す図、第４図は従
来の半導体集積回路を示す図である。 図において、Ｑｌは第１のＦＥＴ、Ｑ２は第２のＦＥＴ
、Ｑ３は第３のＦＥＴ、ＣＩは第１のキャパシタ、Ｃ２
は第２のキャパシタ、０３〜Ｃ７はキャパシタ、Ｒ１は
第１の抵抗器、Ｒ２は第２の抵抗器、Ｒ３は第３の抵抗
器、Ｒ４は第４の抵抗器、ＴＩ、Ｔ２はマイクロ波線路
、Ｔ３は１／４波長線路、■１〜■３は電源バイアス端
子、３１〜Ｓ３はドライブ信号入力端子、Ｒｉｎ、Ｒ。 ｕｔはマイクロ波入出力端子である。 なお図中同一符号は同−又は相当部分を示す。
Claims (2)
- （１）高周波信号の伝達を制御するトランスファゲート
を構成する第１のＦＥＴと、 前記第１のＦＥＴのゲートに、直接に、あるいは抵抗器
、または、１／４波長線路を介して接続された第１およ
び第２のキャパシタと、 前記第１のキャパシタにドレインが接続され、そのソー
スが高周波的に接地された第２のＦＥＴと、 前記第２のキャパシタにドレインが接続され、そのソー
スが高周波的に接地された第３のＦＥＴとを備えたこと
を特徴とする半導体集積回路。 - （２）前記請求項１記載の半導体集積回路は、前記第１
のキャパシタに並列に接続された第２の抵抗器と、 前記第２のキャパシタに並列に接続された第３の抵抗器
と、 一方が前記第２の抵抗器と前記第３の抵抗器の接続点に
接続され、他方がある電位に固定された第４の抵抗器と
を有することを特徴とする半導体集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1342766A JPH0773202B2 (ja) | 1989-12-28 | 1989-12-28 | 半導体集積回路 |
| US07/561,977 US5072142A (en) | 1989-12-28 | 1990-08-02 | High frequency fet switch and driver circuit |
| EP90114970A EP0434898B1 (en) | 1989-12-28 | 1990-08-03 | Semiconductor integrated circuit |
| DE69026226T DE69026226T2 (de) | 1989-12-28 | 1990-08-03 | Integrierte Halbleiterschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1342766A JPH0773202B2 (ja) | 1989-12-28 | 1989-12-28 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03201801A true JPH03201801A (ja) | 1991-09-03 |
| JPH0773202B2 JPH0773202B2 (ja) | 1995-08-02 |
Family
ID=18356334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1342766A Expired - Lifetime JPH0773202B2 (ja) | 1989-12-28 | 1989-12-28 | 半導体集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5072142A (ja) |
| EP (1) | EP0434898B1 (ja) |
| JP (1) | JPH0773202B2 (ja) |
| DE (1) | DE69026226T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4859841B2 (ja) * | 2004-11-16 | 2012-01-25 | マーベル ヒスパニア エス．エル． | ２倍のダイナミックレンジを得るために用いられるスイッチング回路 |
| US9553568B2 (en) | 2015-02-13 | 2017-01-24 | Mitsubishi Electric Corporation | Frequency multiplier |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0563873B1 (en) * | 1992-04-03 | 1998-06-03 | Matsushita Electric Industrial Co., Ltd. | High frequency ceramic multi-layer substrate |
| US5903178A (en) * | 1994-12-16 | 1999-05-11 | Matsushita Electronics Corporation | Semiconductor integrated circuit |
| JPH08204528A (ja) * | 1995-01-23 | 1996-08-09 | Sony Corp | スイツチ回路及び複合スイツチ回路 |
| US6396325B2 (en) * | 1999-12-03 | 2002-05-28 | Fairchild Semiconductor Corporation | High frequency MOSFET switch |
| US6897704B2 (en) * | 2001-05-25 | 2005-05-24 | Thunder Creative Technologies, Inc. | Electronic isolator |
| US20040196089A1 (en) * | 2003-04-02 | 2004-10-07 | O'donnell John J. | Switching device |
| DE102005027426B4 (de) * | 2005-06-14 | 2008-12-11 | Rohde & Schwarz Gmbh & Co. Kg | Elektronischer Hochfrequenzschalter mit Galliumarsenid-Feldeffekttransistor |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4834062B1 (ja) * | 1969-07-11 | 1973-10-18 | ||
| FR2346909A1 (fr) * | 1973-05-08 | 1977-10-28 | Thomson Csf | Perfectionnements aux portes analogiques |
| US3902078A (en) * | 1974-04-01 | 1975-08-26 | Crystal Ind Inc | Analog switch |
| US4728826A (en) * | 1986-03-19 | 1988-03-01 | Siemens Aktiengesellschaft | MOSFET switch with inductive load |
| US4789846A (en) * | 1986-11-28 | 1988-12-06 | Mitsubishi Denki Kabushiki Kaisha | Microwave semiconductor switch |
| FR2612018B1 (fr) * | 1987-03-06 | 1989-05-26 | Labo Electronique Physique | Melangeur hyperfrequences |
| US4908531A (en) * | 1988-09-19 | 1990-03-13 | Pacific Monolithics | Monolithic active isolator |
| US4873460A (en) * | 1988-11-16 | 1989-10-10 | California Institute Of Technology | Monolithic transistor gate energy recovery system |
| US4939485A (en) * | 1988-12-09 | 1990-07-03 | Varian Associates, Inc. | Microwave field effect switch |
-
1989
- 1989-12-28 JP JP1342766A patent/JPH0773202B2/ja not_active Expired - Lifetime
-
1990
- 1990-08-02 US US07/561,977 patent/US5072142A/en not_active Expired - Fee Related
- 1990-08-03 DE DE69026226T patent/DE69026226T2/de not_active Expired - Fee Related
- 1990-08-03 EP EP90114970A patent/EP0434898B1/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4859841B2 (ja) * | 2004-11-16 | 2012-01-25 | マーベル ヒスパニア エス．エル． | ２倍のダイナミックレンジを得るために用いられるスイッチング回路 |
| US9553568B2 (en) | 2015-02-13 | 2017-01-24 | Mitsubishi Electric Corporation | Frequency multiplier |
Also Published As
| Publication number | Publication date |
|---|---|
| US5072142A (en) | 1991-12-10 |
| EP0434898A3 (en) | 1992-02-26 |
| EP0434898A2 (en) | 1991-07-03 |
| JPH0773202B2 (ja) | 1995-08-02 |
| DE69026226D1 (de) | 1996-05-02 |
| DE69026226T2 (de) | 1996-10-10 |
| EP0434898B1 (en) | 1996-03-27 |
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