JPH08191425A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 １組のフレームメモリで画面単位でブロック
シャフリングを行うメモリ制御装置を得る。 【構成】 ライン単位およびブロック単位で入力される
データを小規模のメモリを有するレート変換回路１１で
データレートを変換し、ラインデータはｌ×ｎ画素毎
に、ブロックデータはｋ×ｎ画素毎に分割して２バンク
方式のメモリ３の２つのバンクに交互に入出力し、ライ
ン単位でのデータアクセスとブロック単位でのデータア
クセスを、水平ライン周期より短い周期で切り換えてブ
ロックシャフリングするようにした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、映像信号のシャフリ
ングを行うメモリ制御装置に関する。

【０００２】

【従来の技術】一般に、映像信号を磁気テープなどを用
いて記録再生する際、再生時にテープの傷や外乱などに
よりドロップアウトが発生すると、映像信号を再現する
ことができなくなる。特にバースト状の大きなドロップ
アウトが発生した場合、ドロップアウト周辺の映像信号
データからドロップアウト区間の映像信号データを予測
することは不可能である。このような課題を解決するた
めに、入力映像信号を複数ブロックに分割してその順序
を変更して記録し、再生時にもとに戻すシャフリング記
録が知られている。

【０００３】図２４は、従来のメモリ制御装置の一例を
示すブロック回路図である。図において、１は映像信号
入力端子、３３は入力信号用セレクタ、３１、３２はフ
レームメモリ、３６はライトアドレス発生器、３７はリ
ードアドレス発生器、３５はアドレスセレクタ、３４は
出力信号用セレクタ、２は映像信号出力端子である。

【０００４】入力映像信号は、映像信号入力端子１より
入力され、セレクタ３３によりフレームメモリ３１、３
２にライトデータとしてフレーム毎に交互に出力され
る。またライトアドレス発生器３６では、フレームメモ
リ３１、３２の書き込みアドレスを発生している。一
方、リードアドレス発生器３７では、フレームメモリ３
１、３２の読み出しアドレスを発生させている。さら
に、アドレスセレクタ３５では、フレームメモリ３１、
３２にフレーム毎交互に書き込みアドレスと読み出しア
ドレスを選択し供給する。フレームメモリ３１、３２か
ら読み出されたデータは、セレクタ３４によりフレーム
毎に交互に選択されて映像信号出力端子２より出力され
る。

【０００５】以下、図２〜４を用いて１フレーム毎にブ
ロックシャフリングを行うメモリ制御装置の動作につい
て説明する。入力信号は例えば１２：４：０のＨＤＴＶ
コンポーネント映像信号で、輝度信号Ｙは、サンプリン
グ周波数４０．５ＭＨｚ、色差信号Ｃｒ，Ｃｂはサンプ
リング周波数１３．５ＭＨｚで線順次されたＨＤＴＶ信
号で、Ｙは３２画素、Ｃｒ，Ｃｂは８画素毎交互にサン
プリング周波数５４ＭＨｚで時分割多重されたものであ
る。ここで、ブロックシャフリングは、ライン単位で入
力される１画面分の映像信号をフレームメモリ３１、３
２に記録し、８画素×８ラインのブロックサイズで図２
〜４に示す順序で読み出すことによって実現する。

【０００６】以下ブロックシャフリングの方法について
説明する。１画面分の映像信号は、図２に示すように１
００個のスーパーブロックで構成される。ここで、図２
において、奇数番または偶数番のスーパーブロック５個
（例えば図２の１、３、５、７、９のスーパーブロッ
ク）を１トラックと呼ぶ。さらに、各スーパーブロック
は、図３に示すように２７個のマクロブロックで構成さ
れ、各マクロブロックは、図４に示すように画面上で同
一位置にある６個の輝度信号ブロックと、２個の色差信
号ブロックによって構成されている。ただし、図２にお
いて数字０〜４４，０〜６０はメモリマップ上のマクロ
ブロックの数を示すものである。

【０００７】ブロックシャフリングは、奇数トラックと
偶数トラックのトラック内のデータをマクロブロック単
位で交互に読み出すことによって実現する。実際には、
各スーパーブロックのマクロブロック０を図２の順番に
したがって読み出し、１０個のスーパーブロックに対す
るマクロブロック０の読み出しが終了すると、１、２、
・・２６の順に残りのマクロブロックを読み出す。さら
に、１０個のスーパーブロック（２トラック分）内の２
７個のマクロブロックをすべて読み出すと、図２の矢印
で示す順で次のスーパーブロック（トラック）の読み出
しを順次行う。ここで、スーパーブロック内でのマクロ
ブロックの読み出しは、図３に示すような順番で行う
が、マクロブロック内のデータの読み出しはブロック単
位で行われ、図４においてＹ０，Ｙ１，Ｙ２，Ｙ３，Ｙ
４，Ｙ５，Ｃｒ，Ｃｂの順序で読み出す。

【０００８】フレームメモリ３１、３２は、図２５に示
すように４個のダイナミックＲＡＭ（ＤＲＡＭ）によっ
て構成される。図２５において、４１は入力信号を４分
周する入力セレクタ、４２は出力信号を４倍にする出力
セレクタ、４３〜４６はＤＲＡＭである。

【０００９】次に、フレームメモリの動作について説明
する。５４ＭＨｚで入力される画像データは、入力セレ
クタ４１によって４分周され、１３．５ＭＨｚのクロッ
ク周波数で各４個のＤＲＡＭ４３〜４６に入力される。
一方、データの読み出しは、４個のＤＲＡＭ４３〜４６
から１３．５ＭＨｚで読み出されたデータを、出力セレ
クタ４２で交互に選択して５４ＭＨｚのデータにレート
変換されて出力される。

【００１０】ここで、１ライン分のデータは１３４４画
素（Ｙが１００８画素、Ｃｒ，Ｃｂが３３６画素）ある
ため、各ＤＲＡＭ４３〜４６に図２６に示すように３３
６画素分を同一ＲＯＷアドレス上に書き込む。ただし、
色差信号は線順次のため、図４においてメモリマップ上
ではＣｒとＣｂがライン毎交互に配置される。

【００１１】これに対して、図２〜４に示すように１画
面分の画像データがライン毎に記録してあるため、ブロ
ック単位でのデータの読み出しは、８画素毎に行を変え
て８画素×８ライン分のデータを読み出すが、実際に
は、４個のＤＲＡＭ４３〜４６からそれぞれ図２７に示
すように、同一ＲＯＷアドレス上にある２画素分を読み
出し、出力セレクタ４２で４倍周期にして出力する。た
だし、図２６および図２７においては、４個のＤＲＡＭ
に対して同時タイミングでＲＡＳ、ＣＡＳ信号、ＲＯＷ
アドレスおよびＣＯＬアドレスが入力されている。また
図２６、図２７において、ＤＡＴＡ１〜４は４個のＤＲ
ＡＭ４３〜４６への入力および出力データである。

【００１２】さらに、フレーム単位でのメモリの切り換
えは、例えば奇数フレームの場合、フレームメモリ３１
では映像信号をライン単位で書き込み、偶数フレームの
場合は８×８のブロック単位でフレームメモリ３１から
映像信号を読み出す。一方、フレームメモリ３２では、
奇数フレームの場合はブロック単位で映像信号を読み出
し、偶数フレームの場合はライン単位で映像信号の書き
込みを行っている。

【００１３】すなわち、１フレーム分の映像データを一
方のフレームメモリに書き込んでいる間に、他方のフレ
ームメモリでは１フレーム前の映像データのブロックシ
ャフリングを行い出力している。この場合、ライトアド
レス発生器３６では、１ライン上で有効データが存在す
る区間に対してライトアドレスを生成する。また、リー
ドアドレス発生器３７では、ライン単位で書き込まれた
映像データを８×８画素のブロック単位でシャフリング
を行い、フレームメモリから読み出すためのリードアド
レスを生成している。

【００１４】さらに、アドレスセレクタ３５によりフレ
ーム毎にライトアドレスとリードアドレスが選択され、
それぞれのフレームメモリに交互に供給される。この場
合、フレームメモリ３１が書き込み状態の場合は、セレ
クタ３３により入力映像信号がフレームメモリ３１側に
選択され、読み出し状態にある場合は、フレームメモリ
３２の出力がセレクタ３４によって選択され、映像信号
出力端子２より出力される。

【００１５】一方、デシャフリング時は、フレームメモ
リへの書き込みは８×８画素のブロック単位で行われ、
読み出しはライン単位で行われる。この際、ライトアド
レス発生器３６では、シャフリング時にリードアドレス
発生器３７によって生成されたリードアドレスをライト
アドレスとして生成すればよい。同じくリードアドレス
発生器３７では、シャフリング時にライトアドレス発生
器３６によって生成されたライトアドレスをリードアド
レスとして生成することによりデシャフリングを実現で
きる。

【００１６】

【発明が解決しようとする課題】従来のメモリ制御装置
は以上のように構成されていたが、フレームメモリにＤ
ＲＡＭを用いた場合、ＤＲＡＭのデータアクセスは同一
ＲＯＷアドレス上にないデータを連続アクセスできない
ため、ラインおよびブロック単位で連続するデータをメ
モリに入出力するためには、画像データを複数個のＤＲ
ＡＭに分割して記録する必要がある。このため、ハード
ウェアサイズが増大し、実装面積が大きくなるという問
題点があった。

【００１７】

【課題を解決するための手段】本発明は上記のような問
題点を解消するためになされたもので、フレームメモリ
に複数バンク方式のメモリを用いて、データの書き込み
と読み出しが前記複数のバンクを順にアクセスするよう
に制御することにより、画像データの連続アクセスを可
能にし、１組のフレームメモリで１画面分の画像データ
をシャフリングまたはデシャフリングするようにしたも
のであって、請求項１の発明に係るメモリ制御装置で
は、ラインデータはｉ×ｎ（ｉ≧１）画素毎、ブロック
データはｋ×ｎ（ｋ≧１）画素毎に分割して、複数バン
ク方式のメモリの複数のバンクに順に入出力するように
構成した。

【００１８】また、請求項２の発明に係るメモリ制御装
置では、ラインおよびブロック単位で入力されるデータ
を小規模のメモリでデータレート変換し、ラインデータ
はｉ×ｎ画素毎、ブロックデータはｋ×ｎ画素毎に分割
し、複数バンク方式のメモリの複数のバンクに順に入出
力し、ライン単位でのデータアクセスとブロック単位で
のデータアクセスを水平ライン周期より短い周期で切り
換えるように構成した。

【００１９】また、請求項３の発明に係るメモリ制御装
置では、ラインおよびブロック単位で入力されるデータ
を小規模のメモリでラインおよびブロックデータのデー
タレートと整数比となるデータレートに変換し、ライン
データはｉ×ｎ画素毎、ブロックデータはｋ×ｎ画素毎
に複数バンク方式のメモリの複数のバンクに順に入出力
し、ライン単位でのデータアクセスとブロック単位での
データアクセスを水平ライン周期より短い周期で切り換
えるように構成した。

【００２０】また、請求項４の発明に係るメモリ制御装
置では、メモリ制御装置から出力されるブロックシャフ
リングされたデータに対して各ブロック間にブランキン
グ期間を設けて、ラインおよびブロック単位で入力され
るデータを小規模のメモリでラインおよびブロックデー
タのレートと整数比となるデータレートに変換し、ライ
ンデータはｉ×ｎ画素毎、ブロックデータはｋ×ｎ画素
毎に複数バンク方式のメモリの複数のバンクに交互に入
出力し、ライン単位でのデータアクセスとブロック単位
でのデータアクセスを水平ライン周期より短い周期で切
り換え、ラインとブロックデータの切り換え時にデータ
アクセスを行わない期間を設けるように構成した。

【００２１】また、請求項５の発明に係るメモリ制御装
置では、ラインおよびブロック単位で入力されるデータ
を小規模のメモリでデータレート変換し、複数バンク方
式のメモリの複数のバンクに順に入出力する際に、ライ
ンデータはｉ×ｎ画素毎に分割し、ブロックデータはｋ
×ｎ画素毎に分割して入出力し、少なくとも画面上で同
一位置の輝度信号と色信号が複数バンク上の同一ＲＯＷ
アドレス上に分割されるように配置し、ライン単位での
データアクセスとブロック単位でのデータアクセスを水
平ライン周期より短い周期で切り換えるように構成し
た。

【００２２】また、請求項６の発明に係るメモリ制御装
置では、ラインおよびブロック単位で入力されるデータ
を小規模のメモリでデータレート変換し、複数バンク方
式のメモリの複数のバンクに順に入出力する際に、ライ
ンデータはｉ×ｎ画素毎に分割し、さらにｊライン（ｊ
≧１）毎にデータを書き込むバンクを切り換えて入出力
し、ブロックデータはｋ×ｎ画素毎に分割して入出力
し、ライン単位でのデータアクセスとブロック単位での
データアクセスを水平ライン周期より短い周期で切り換
えるように構成した。

【００２３】また、請求項７の発明に係るメモリ制御装
置では、ラインおよびブロック単位で入力されるデータ
を小規模のメモリでデータレート変換し、複数バンク方
式のメモリの複数のバンクに順に入出力する際に、ライ
ンデータはｉ×ｎ画素毎に分割し、さらに第１フィール
ドと第２フィールドでデータを書き込むバンクを切り換
えて入出力し、ブロックデータはｋ×ｎ画素毎に分割し
て入出力し、ライン単位でのデータアクセスとブロック
単位でのデータアクセスを水平ライン周期より短い周期
で切り換えるように構成した。

【００２４】また、請求項８の発明に係るメモリ制御装
置では、ラインおよびブロック単位で入力されるデータ
を小規模のメモリでデータレート変換し、複数バンク方
式のメモリの複数のバンクに順に入出力する際に、ライ
ン単位でのデータアクセスとブロック単位でのデータア
クセスを水平ライン周期より短い周期で切り換え、さら
に垂直ブランキング期間のラインデータのアクセスタイ
ミングでメモリのリフレッシュを行うように構成した。

【００２５】

【作用】請求項１の発明によれば、画像データのシャフ
リングをｎ×ｍ画素単位で複数バンク方式のメモリを用
いて実現する際に、複数バンク方式のメモリに対してラ
イン単位で連続する画像データはｉ×ｎ（ｉ≧１）画素
毎、ブロック単位で連続する画像データはｋ×ｎ（ｋ≧
１）画素毎に複数のメモリバンクに順に分割して記録す
ることにより、画像データをメモリに対して連続アクセ
スすることができる。

【００２６】また、請求項２の発明によれば、画像デー
タのシャフリングをｎ×ｍ画素単位で複数バンク方式の
メモリを用いて実現する際に、ラインおよびブロックデ
ータを小規模なメモリでデータレート変換して、水平ラ
イン周期よりも短い周期でラインとブロックデータを切
り換えて、ラインデータはｉ×ｎ、ブロックデータはｋ
×ｎ画素毎に複数のメモリバンクに順に分割して入出力
するため、ラインデータとブロックデータをメモリに対
して連続アクセスすることができ、１組の複数バンクメ
モリによってブロックシャフリングを実現することがで
きる。

【００２７】また、請求項３の発明によれば、画像デー
タのシャフリングをｎ×ｍ画素単位で複数バンク方式の
メモリを用いて実現する際に、ラインおよびブロックデ
ータを小規模なメモリでラインおよびブロックのデータ
レートと整数比となるデータレートに変換して、水平ラ
イン周期よりも短い周期でラインとブロックデータを切
り換えて、ラインデータはｉ×ｎ、ブロックデータはｋ
×ｎ画素毎に複数のメモリバンクに順に分割して入出力
するため、ラインデータとブロックデータをメモリに対
して連続アクセスすることができ、データレート変換を
行うメモリの容量を小さくすることができる。

【００２８】また、請求項４の発明に係るメモリ制御装
置によれば、画像データのシャフリングをｎ×ｍ画素単
位で複数バンク方式のメモリを用いて実現する際に、メ
モリ制御装置から出力されるブロックデータに対して各
ブロック間でブランキング期間を設けて、ラインおよび
ブロック単位で入力されるデータを小規模のメモリでラ
インおよびブロックデータと整数比となるデータレート
に変換し、ラインデータはｉ×ｎ画素毎、ブロックデー
タはｋ×ｎ画素毎に複数バンク方式のメモリの複数のバ
ンクに順に分割して入出力し、ライン単位でのデータア
クセスとブロック単位でのデータアクセスを水平ライン
周期より短い周期で切り換え、ラインとブロックデータ
の切り換え時にデータアクセスを行わない期間を設ける
ようにするため、データレート変換を行うメモリの容量
を少なくすることができ、複数バンクメモリに対するデ
ータの入出力が重なることがない。

【００２９】また、請求項５の発明に係るメモリ制御装
置によれば、画像データのシャフリングをｎ×ｍ画素単
位で複数バンク方式のメモリを用いて実現する際に、ラ
インおよびブロックデータを小規模なメモリでデータレ
ート変換して、水平ライン周期よりも短い周期でライン
とブロックデータを切り換えて、ラインデータはｉ×ｎ
分割し、ブロックデータはｋ×ｎ画素毎に複数のメモリ
バンクに順に分割して入出力し、画面上で同一位置にあ
る輝度信号と色信号を複数バンクの同一ＲＯＷアドレス
上に配置するため、メモリ内のアドレスマップが簡単と
なり、データアクセス時にＲＯＷアドレスを変更する回
数が減るため、メモリ制御装置の消費電力も小さくな
る。

【００３０】また、請求項６の発明によれば、画像デー
タのシャフリングをｎ×ｍ画素単位で複数バンク方式の
メモリを用いて実現する際に、ラインおよびブロックデ
ータを小規模なメモリでデータレート変換して、水平ラ
イン周期よりも短い周期でラインとブロックデータを切
り換えて、ラインデータはｉ×ｎ分割し、ブロックデー
タはｋ×ｎ画素毎分割し、画面上で同一位置にある輝度
信号と色信号を前記複数バンク方式のメモリに記録する
際に、ｊ（ｊ≧１）ライン毎に記録するバンクを切り換
えて、同一ＲＯＷアドレス上に画面上で同一位置にある
輝度信号と色信号をｊライン毎に分割して記録するた
め、ｎ画素の整数倍のデータに対してデータの連続アク
セスが実現できメモリ内のアドレスマップも簡単であ
る。

【００３１】また、請求項７の発明によれば、画像デー
タのシャフリングをｎ×ｍ画素単位で複数バンク方式の
メモリを用いて実現する際に、ラインおよびブロックデ
ータを小規模なメモリでデータレート変換して、水平ラ
イン周期よりも短い周期でラインとブロックデータを切
り換えて、ラインデータはｉ×ｎ分割し、ブロックデー
タはｋ×ｎ画素毎分割し、画面上で同一位置にある輝度
信号と色信号を前記複数バンク方式のメモリに記録する
際に、フィールド毎に記録するバンクを切り換えて同一
ＲＯＷアドレス上に画面上で同一位置にある輝度信号と
色信号をｊライン毎に分割して記録するため、ｎ画素の
整数倍のデータに対してデータの連続アクセスが実現で
きる。

【００３２】また、請求項８の発明によれば、画像デー
タのシャフリングをｎ×ｍ画素単位で複数バンク方式の
メモリを用いて実現する際に、ラインおよびブロックデ
ータを小規模なメモリでデータレート変換して、水平ラ
イン周期よりも短い周期でラインとブロックデータを切
り換え、垂直ブランキング期間中のラインデータのアク
セスタイミングでメモリのリフレッシュを行うため、リ
フレッシュ動作がメモリへに対するデータの入出力と重
なることがない。

【００３３】

【実施例】

実施例１．次に、本発明の実施例１について説明する。
図１はこの実施例１のメモリ制御装置のブロック回路図
である。図において、１は映像信号入力端子、２は映像
信号出力端子、３，４は２バンクメモリ、５は入力ポー
ト用セレクタ、６は出力ポート用セレクタ、７はアドレ
スセレクタ、８はラインアドレス発生器、９はブロック
アドレス発生器である。

【００３４】次にシャフリング時の動作について説明す
る。映像信号入力端子１から入力される入力信号は例え
ば１２：４：０のコンポーネントＨＤＴＶ映像信号で、
輝度信号Ｙはサンプリング周波数４０．５ＭＨｚ、色差
信号Ｃｒ，Ｃｂはサンプリング周波数１３．５ＭＨｚの
線順次信号であり、Ｙは２４画素、Ｃｒ，Ｃｂは８画素
毎交互にサンプリング周波数５４ＭＨｚで時分割多重さ
れたもので、セレクタ５によりフレーム毎に選択され２
バンクメモリ３または４に入力される。ブロックシャフ
リングの読み出しは８画素×８ラインのブロック単位で
行われるが、ブロックシャフリングの方式および順序に
ついては、従来例と同じであるので、説明は省略する。

【００３５】フレーム単位でのメモリの切り換えは、例
えば奇数フレームの場合、２バンクメモリ３では映像信
号をライン単位で書き込み、偶数フレームの場合はｎ×
ｍのブロック単位で映像信号を読み出す。これに対し
て、２バンクメモリ４では奇数フレームの場合はｎ×ｍ
のブロック単位で映像信号を読み出し、偶数フレームの
場合はライン単位で映像信号の書き込みを行う。すなわ
ち、１フレーム分の映像データを一方のフレームメモリ
に書き込んでいる間にもう一方のフレームメモリでは１
フレーム前の映像データのブロックシャフリングを行い
出力している。

【００３６】ここで、ラインアドレス発生器８では、ラ
イン単位での２バンクメモリへの書き込みアドレスおよ
び制御信号を生成する。一方、ブロックアドレス発生器
９では、ブロック単位での２バンクメモリからの読み出
しアドレスおよび制御信号を生成する。アドレスセレク
タ７では、ラインアドレス発生器８とブロックアドレス
発生器９の出力をフレーム毎に交互に選択し、２バンク
メモリ３，４に出力する。さらに、２バンクメモリ３，
４からの出力はセレクタ６によって選択され、シャフリ
ングされた画像データが映像信号出力端子２より出力さ
れる。

【００３７】一方、デシャフリング時には、８画素×８
ライン単位で映像信号入力端子１から入力されるデータ
は、セレクタ５によりフレーム毎に選択され、２バンク
メモリ３または４に入力される。ここで、フレーム単位
でのメモリの切り換えは、例えば２バンクメモリ３では
偶数フレームの場合はｎ×ｍのブロック単位で書き込
み、奇数フレームの場合はライン単位で読み出す。これ
に対して、２バンクメモリ４では、奇数フレームの場合
はライン単位で映像信号を読み出し、偶数フレームの場
合はｎ×ｍのブロック単位で書き込みを行う。

【００３８】また、ラインアドレス発生器８では、読み
出しアドレスおよび制御信号を生成する。一方、ブロッ
クアドレス発生器９では、読み出しアドレスおよび制御
信号を生成する。アドレスセレクタ７では、ラインアド
レス発生器８とブロックアドレス発生器９の出力をフレ
ーム毎に交互に選択し、２バンクメモリ３，４に出力す
る。さらに、２バンクメモリ３，４からの出力はセレク
タ６によって選択され、デシャフリングされたライン単
位の画像データが映像信号出力端子２より出力される。

【００３９】ここで、２バンクメモリ３，４には、例え
ば図５に示すような２バンク構成のシンクロナスＤＲＡ
Ｍ（以下、「ＳＤＲＡＭ」という）を用いる。図５にお
いて、５１はメモリバンク０、５２はメモリバンク１、
５３はバンク０へのアドレスおよびＲＡＳ，ＣＡＳ，Ｗ
Ｅ等の制御信号を選択するセレクタ０、５４はバンク１
に対するセレクタ１である。

【００４０】図５のＳＤＲＡＭでは、ＲＯＷおよびＣＯ
Ｌアドレスを与えると、例えば連続する４ワード単位で
データの書き込みおよび読み出しがクロック同期で行わ
れる。また、同一ＲＯＷアドレス上にあるデータに対し
ては、ＲＯＷアドレスを更新することなく、ＣＯＬアド
レスを更新することにより連続クロックでデータの書き
込みおよび読み出しができる。さらに、一方のバンクを
アクセス中に他方のバンクのアドレスを入力できるた
め、バンク０とバンク１を交互にアクセスすることによ
り、連続データをインターリーブアクセスすることが可
能である。

【００４１】以下、図６に従って、シャフリング時のＳ
ＤＲＡＭに対するデータのアクセス方法について説明す
る。ここでは、ライン単位で入力される映像信号を、図
６に示すように８画素毎に分割して、ＳＤＲＡＭのバン
ク０とバンク１に交互に入力することにより、連続クロ
ックで１ライン分の画像データを記録する。この場合、
ＳＤＲＡＭに対しては、第１フィールドではバンク０，
１，０，１，０の順で８画素単位でデータを書き込み、
第２フィールドではバンク１，０，１，０、１の順で８
画素単位でデータを書き込む。

【００４２】さらに、１マクロブロック分の画像データ
が同一ＲＯＷアドレス上に２分割されて記録されるよう
に、ライン単位の画像データのＲＯＷアドレスを制御す
る。ここでは、８画素毎にライン単位のデータが２つの
バンクに交互に入力されるため、第１フィールドの同一
マクロブロック内のＹ０，Ｙ２，Ｙ３，Ｙ５ブロックは
バンク０に、Ｙ１，Ｙ４，Ｃｒ，Ｃｂブロックはバンク
１の同一ＲＯＷアドレス上に記録される。一方、第２フ
ィールドではそれぞれ第１フィールドと逆のバンクの同
一ＲＯＷアドレス上に記録される。

【００４３】実際には、ＳＤＲＡＭへのデータの書き込
みは図７に示すようなタイミングで行う。図７におい
て、ＢＡはバンクの選択信号で、ＢＡ＝Ｌのときバンク
０、Ｈのときバンク１が選択され、ＣＳ，ＲＡＳ，ＣＡ
Ｓ，ＷＥ，アドレスの入力およびデータの入出力はすべ
てクロック同期で行われる。図７の場合、ＳＤＲＡＭへ
のデータライトは、ＲＯＷアドレスの入力から３ＣＫ後
にＣＯＬアドレスが入力されると同時に連続４個（バー
ストレングス）のデータがクロック同期で入力される。

【００４４】これに対して、ブロック単位での読み出し
は、１ブロック分のデータがフィールド毎に２つのバン
クに分割されて記録されているため、図８に示すよう
に、８画素毎にバンク０とバンク１から交互にデータを
読み出すことにより、ブロック単位のデータを連続クロ
ックで読み出す。ただし、ＳＤＲＡＭからは連続クロッ
クで、バンク０，１，０，１，０の順でデータを読み出
すため、Ｙ０，Ｙ２，Ｙ３，Ｙ５のブロックについて
は、ブロックデータの第１フィールドと第２フィールド
の順番が入れ換わって出力される。このため、例えばシ
フトレジスタなどを用いて８画素単位で第１フィールド
のデータと第２フィールドのデータを入れ換える必要が
ある。

【００４５】実際には、ＳＤＲＡＭからのデータの読み
出しは図９に示すタイミングで行う。図９の場合、ＲＯ
Ｗアドレスの入力から３ＣＫ後にＣＯＬアドレスが入力
され、さらに３ＣＫ（レイテンシ）後に連続４個のデー
タがクロック同期で出力される。また、デシャフリング
時のＳＤＲＡＭへのデータの入出力については、ブロッ
ク書き込みでライン読み出しになるが、アクセス方法に
ついてはシャフリング時と同様であるため説明を省略す
る。

【００４６】なお、上記実施例１では、画像データをＨ
ＤＴＶ信号としたが、必ずしもＨＤＴＶ信号である必要
はない。また、上記実施例１では、フレームメモリに２
バンク方式のメモリを用いたが必ずしも２バンク方式で
ある必要はなく、２バンク以上の複数バンク方式のメモ
リであればよい。また、上記実施例１では、画像データ
のブロックサイズを８画素×８ラインとしたが、必ずし
も８×８である必要はなく、ｎ画素×ｍライン（ｍ，ｎ
≧１）でブロッキングを行ってもよい。また、上記実施
例１ではフレーム単位でブロックシャフリングを行った
が必ずしもフレーム単位で行う必要はなくフィールド単
位で行ってもよい。さらに、上記実施例１では、ＳＤＲ
ＡＭは４ワード単位でアドレスを生成してデータアクセ
スを行ったが、必ずしも４ワード単位である必要はな
く、例えば８ワード単位でデータアクセスを行ってもよ
い。

【００４７】また、上記実施例１ではライン単位での入
出力は８ワード毎交互にバンク０とバンク１に分割して
記録していたが、必ずしも８ワード単位である必要はな
くｌ×８（ｌ≧１）ワード単位で切り換えればよい。ま
た、上記実施例１ではフィールド毎に入力するバンクを
切り換えていたが、必ずしもフィールド毎に切り換える
必要はなく、第１、第２フィールド共に同じバンクに記
録してもよい。また、上記実施例１では１マクロブロッ
ク分のデータがフィールド毎に２つのバンクの同一ＲＯ
Ｗアドレス上に配置されていたが、必ずしも１マクロブ
ロック分が同一ＲＯＷアドレス上にある必要はなくフィ
ールド毎にバンク０とバンク１にデータが分割されて記
録されていればブロック単位のデータを連続クロックで
アクセスすることができる。

【００４８】実施例２．次に本発明の実施例２を図につ
いて説明する。図１０は実施例２のメモリ制御装置のブ
ロック回路図で、図１と同一符号はそれぞれ同一または
相当部分を示している。実施例１では、図１に示すよう
に２組の２バンクメモリを用いてシャフリングを行って
いるが、図１０に示すように、ラインおよびブロックデ
ータをデータレート変換して時分割多重することによ
り、１組の２バンクメモリでシャフリングを行ってもよ
い。図１０において、３は２バンクメモリ、１１はデー
タレート変換回路、１２は制御回路、１３はラインアド
レス発生器、１４はブロックアドレス発生器である。

【００４９】図１１はシャフリング時の２バンクメモリ
３へのデータアクセス方法を示す図である。ここでは、
レート変換回路１１において映像データをサンプリング
周波数５４ＭＨｚ、１６ビット幅にデータレート変換し
て、実時間でラインデータとブロックデータを１組の２
バンクメモリ３に入出力してシャフリングを行う。

【００５０】図１１において、レート変換回路１１に入
力されるラインデータは、８ビット幅の１２：４：０の
コンポーネント映像信号で、輝度信号Ｙはサンプリング
周波数４０．５ＭＨｚ、色差信号Ｃｒ，Ｃｂはサンプリ
ング周波数１３．５ＭＨｚの線順次信号で、ライン単位
で連続して入力される。また、レート変換回路１１から
出力されるブロックデータは、２チャンネル（ＣＨ）で
サンプリング周波数２７ＭＨｚ、８ビット幅で６４画素
のブロック単位で出力される。ただし、図１１（ａ）に
示すように、１ブロック分のデータは連続クロックで出
力され、各ブロック間には８ＣＫのブランキング期間が
ある。

【００５１】一方、レート変換回路１１では、ラインデ
ータＹおよびＣのサンプリング周波数４０．５ＭＨｚお
よび１３．５ＭＨｚとブロックデータのサンプリング周
波数２７ＭＨｚと整数比となるサンプリング周波数５４
ＭＨｚに、ラインおよびブロックデータをレート変換し
て、１６ビット幅で２バンクメモリ３にデータを入力お
よび出力する。ここで、データの入力と出力の切り換え
は原則的には図１１（ｄ）に示すように３２ワード毎に
行う。

【００５２】しかし、ラインデータは、図１１（ｂ），
（ｃ）に示すように１ライン分のデータが連続で入力さ
れるが、レート変換回路１１から出力されるブロックデ
ータには、図１１（ａ）に示すように８ＣＫのブランキ
ング期間がある。よって、図１１に示すように、サンプ
リング周波数５４ＭＨｚで２８８ＣＫの間にブロックデ
ータは４ブロック分（２５６ワード）、ラインデータは
２８８ワード（それぞれＹが２１６ワード、Ｃが７２ワ
ード）存在する。したがって、図１１（ｄ）に示すよう
に２８８ＣＫの間にブロックデータは３２ワード（１６
ビット幅）単位で４回、ラインデータは３２ワード単位
で３回と４８ワード単位で１回、２バンクメモリにアク
セスを行う。

【００５３】この場合、レート変換回路１１に入力およ
び出力されるラインデータとブロックデータのデータ数
と、２バンクメモリから出力および入力されるデータ数
が５４ＭＨｚ、２８８ＣＫ内で同じであるため、レート
変換回路１１を構成するＦＩＦＯの容量を小さくするこ
とができる。

【００５４】また、図１１（ｄ）に示すようにラインデ
ータとブロックデータの入出力の切り換え時に、１また
は３ＣＫの間データをアクセスしない期間を設けること
ができるため、２バンクメモリ３に対するデータの書き
込みと読み出しが重なることがなく、メモリアクセスを
安定して行うことができる。

【００５５】次に、実施例２の動作を図１０にしたがっ
て説明する。シャフリング時には、ライン単位での入力
信号は映像信号入力端子１を介してレート変換回路１１
に入力され、レート変換回路１１によってレート変換さ
れて、２バンクメモリ３に書き込まれる。次に、２バン
クメモリ３に書き込まれた１フレーム分のデータを図２
〜図４に示す順で読み出すことによりブロックシャフリ
ングを行う。２バンクメモリ３から出力されるブロック
データはレート変換回路１１によってレート変換されて
映像信号出力端子２を介して出力される。

【００５６】ここで、レート変換回路１１は、制御回路
１２によって２バンクメモリ３へのリードデータとライ
トデータを図１１（ｄ）に示すようなタイミングで切り
換えている。さらに、制御回路１１では、ラインアドレ
ス発生器１３とブロックアドレス発生器１４の出力を選
択して２バンクメモリ３へのアドレスも出力する。

【００５７】次に、レート変換回路１１の動作について
説明する。図１２はレート変換回路のブロック図であ
る。図１２において、１５は入力セレクタ、１６はライ
ンデータレート変換回路、１７はブロックデータレート
変換回路、１８は出力セレクタである。

【００５８】入力セレクタ１５は、シャフリング時には
映像信号入力端子１からのラインデータを選択してライ
ンデータレート変換回路１６に出力する。ラインデータ
レート変換回路１６は、図１３に示すように４組の８ビ
ット幅のＦＩＦＯで構成されており、図１４（ａ）に示
すような８ビット幅で入力されるＹおよびＣ信号を図１
４（ｂ）に示すような１６ビット幅のデータに多重して
出力する。ここで、図１３において、サンプリング周波
数４０．５ＭＨｚのＹ信号はＹ入力セレクタ６０によっ
て１画素毎交互に選択されＦＩＦＯ６２とＦＩＦＯ６３
に入力される。また、１３．５ＭＨｚのＣ信号はＣ入力
セレクタ６１によって１画素毎交互に選択されＦＩＦＯ
６４とＦＩＦＯ６５に入力される。

【００５９】すなわち、図１４（ａ）に示すようにＹ信
号がＹ０，Ｙ１，Ｙ２，Ｙ３・・の順で入力された場
合、偶数番目のデータＹ０，Ｙ２・・はＦＩＦＯ６２
に、奇数番目のデータＹ１，Ｙ３・・はＦＩＦＯ６３に
記憶される。同様にＣ信号は偶数番目のデータＣｒ０，
Ｃｒ２・・はＦＩＦＯ６４に、奇数番目のデータＣｒ
１，Ｃｒ３・・はＦＩＦＯ６５に記憶される。

【００６０】次に、ＦＩＦＯ６２〜６５に記憶されたラ
インデータは図１４（ｂ）に示すようにＹは２４画素、
Ｃは８画素毎交互にＹ出力セレクタ６６およびＣ出力セ
レクタ６７によって選択されて２バンクメモリ３に出力
される。ただし、Ｙ出力セレクタ６６とＣ出力セレクタ
６７の出力は１６ビット幅であるため、図１４（ｂ）に
示すようにＹが１２ワード、Ｃは４ワード毎に切り換わ
り、サンプリング周波数は５４ＭＨｚである。

【００６１】一方、２バンクメモリ３から出力されるブ
ロックデータは、入力セレクタ１５を介してブロックデ
ータレート変換回路１７に入力される。ブロックデータ
レート変換回路１７は、図１５に示すように２組のＦＩ
ＦＯによって構成されており、図１６（ａ）に示すよう
に、サンプリング周波数５４ＭＨｚ、１６ビット幅で入
力されるデータを、図１６（ｂ）に示すように２７ＭＨ
ｚ、８ビット幅で２ＣＨのデータに変換して映像信号出
力端子２に出力する。

【００６２】ブロックデータは、図１６（ａ）に示すよ
うに２バンクメモリ３から、サンプリング周波数５４Ｍ
Ｈｚで４ワード（８画素）毎にブロックＢとＢ’のデー
タを切り換えて読み出す。ここで、ブロックＢとＢ’
は、図２において１、２または３、４のように、奇数番
目と偶数番目のスーパーブロック（奇数トラックと偶数
トラック）のペアに含まれるブロックである。この場
合、図１５において、ブロックデータは４ワード毎に入
力セレクタ６８と６９に切り換えて入力され、入力セレ
クタ６８では、ブロックＢの１６ビット幅のデータをＦ
ＩＦＯ７０、７１に、入力セレクタ６９では、ブロック
Ｂ’のデータをＦＩＦＯ７２、７３に出力する。この場
合、図１６（ａ）のＢ０，Ｂ２・・はＦＩＦＯ７０に、
Ｂ１，Ｂ３・・はＦＩＦＯ７１に記録される。また、Ｂ
０’，Ｂ２’・・はＦＩＦＯ７２に、Ｂ１’Ｂ３’・・
はＦＩＦＯ７３に記録される。

【００６３】次に、出力セレクタ７４は、サンプリング
周波数２７ＭＨｚで交互にＦＩＦＯ７０と７１に記憶さ
れたブロックＢのデータを選択して８ビット幅で出力す
る。また、出力セレクタ７５は、ＦＩＦＯ７０と７１に
記憶されたブロックＢ’のデータを交互に選択して８ビ
ット幅で出力する。この場合、２ＣＨで出力されるブロ
ックＢとＢ’のデータの関係は、図１６（ｂ）に示す関
係になる。

【００６４】また、２バンクメモリ３にはＳＤＲＡＭを
用いる。以下、図１１に従って、シャフリング時のＳＤ
ＲＡＭに対するデータのアクセス方法について説明す
る。ここでは、ＳＤＲＡＭに入力されるデータは１６ビ
ット幅でサンプリング周波数５４ＭＨｚにレート変換さ
れたもので、図１１（ｄ）に示すように、８ワード毎に
分割してＳＤＲＡＭのバンク０とバンク１に交互に入出
力される。

【００６５】ここで、１ライン分のデータは図１７に示
すように、ＳＤＲＡＭに対して第１フィールドではバン
ク０，１，０，１，０の順で８ワード単位でデータを書
き込み、第２フィールドではバンク１，０，１，０，１
の順で８ワード単位でデータを書き込む。この場合、１
マクロブロック分の画像データが同一ＲＯＷアドレス上
で２つのバンクに２分割されて記録されるように、ライ
ンデータのＲＯＷアドレスを制御する。さらに、図１６
に示すように、ブロックＢとＢ’のデータを交互に読み
出すために、ブロックＢとＢ’のデータも同一ＲＯＷア
ドレス上に記録する。このようにフィールド毎にデータ
を記録するバンクを切り換えることにより、ブロックデ
ータアクセス時に８ワード毎（１６画素分のデータ）交
互にＳＤＲＡＭのバンクを切り換えてデータを読み出す
ことが可能となる。

【００６６】すなわち、ライン単位のデータが８ワード
毎に２つのバンクに交互に記録されるため、第１フィー
ルドの同一マクロブロック内のＹ０，Ｙ１，Ｙ３，Ｙ４
ブロックはバンク０に、Ｙ２，Ｙ５，Ｃｒ，Ｃｂブロッ
クはバンク１の同一ＲＯＷアドレス上に記録される。一
方、第２フィールドでは、それぞれ第１フィールドと逆
のバンクの同一ＲＯＷアドレス上に記録される。さら
に、ブロック読み出し時に対となるトラックのマクロブ
ロックも、同一ＲＯＷアドレス上に記録される。このた
め、ラインアドレスは８ワード（１６画素）毎に切り換
わるが、バンク０とバンク１のアドレスは、バンクアド
レスの１ビットが異なるだけである。したがって、ライ
ンアドレス発生回路１３では、１６ワードに１回ＲＯＷ
アドレスを更新すればよいため、比較的簡単なアルゴリ
ズムで構成できる。また、ＳＤＲＡＭ上のアドレスマッ
プも、１マクロブロック分のデータが同一ＲＯＷアドレ
ス上に配置されるため、アドレスマップも単純なものと
なる。

【００６７】図１８に、２０４８ＲＯＷ×２５６ＣＯＬ
×２バンク×１６ビット（１６Ｍｂｉｔ）のＳＤＲＡＭ
に対する、１スーパーブロック分のメモリマップ（ＲＯ
Ｗアドレスが０〜２７）を示す。図１８では、同一ＲＯ
Ｗアドレス上にトラック１〜４までの同一番号のマクロ
ブロックが記録されている。したがって、ブロック読み
出し時に対となるトラック１と２およびトラック３と４
のマクロブロックが同一アドレス上に記録されている。

【００６８】これに対して、ブロック単位での読み出し
は、１ブロック分のデータがフィールド毎に２つのバン
クに分割して記録されているため、図１９に示すよう
に、８ワード毎にバンク０とバンク１から交互にデータ
を読み出すことによって行う。この場合、ブロックデー
タは、図１８に示すようにブロック読み出し時に対とな
るマクロブロック分のデータが同一ＲＯＷアドレス上に
配置されているために、ブロックデータのＲＯＷアドレ
スは、２マクロブロック分のデータをアクセスする間は
変化しないため、ブロックアドレス発生回路１４のアル
ゴリズムが簡単で、消費電力も小さくすることができ
る。ただし、連続クロックで、バンク０，１，０，１の
順でデータを読み出すため、Ｙ０，Ｙ１，Ｙ３，Ｙ４の
ブロックについては、第１フィールドと第２フィールド
の順番が入れ換わる。このため、ブロックデータレート
変換回路１７によって第１フィールドのデータと第２フ
ィールドのデータを入れ換える必要がある。

【００６９】また、ＳＤＲＡＭへのデータの入出力は、
図１１に示すように３２ワードまたは４８ワード毎に読
み出しと書き込みを切り換える。図１１（ｄ）よりライ
トとリードの間には３ＣＫ、リードとライトの間には１
ＣＫ分のブランク期間が存在する。実際には、ＳＤＲＡ
Ｍへのデータの書き込みは、図２０および図２１に示す
ようなタイミングで行う。図２０に示すようにレイテン
シが３の場合、ＳＤＲＡＭのリード時には、ＣＯＬアド
レスが入力されてから３ＣＫ遅れてデータが出力され
る。ここで、書き込みデータと読み出しデータ間のブラ
ンク期間を２ＣＫにした場合、図２０においてリード時
のＲＯＷアドレス入力タイミングを１ＣＫ前にずらす必
要があるが、ライト時のＣＯＬアドレス入力と重なるた
めに実現できない。さらに、ＲＯＷアドレスの入力を１
ＣＫ前にずらした場合は、バンク０のプリチャージに必
要な時間を満たさなくなる（図２０の場合７０ｎｓ必要
である）。このため、図２０ではライト動作からリード
動作に変わる間に３ＣＫのブランク期間を設ける。

【００７０】これに対して、ＳＤＲＡＭへのデータライ
トは、ＣＯＬアドレス入力と同時タイミングで開始する
ため、図２１に示すように、リード動作からライト動作
に変わる間に１ＣＫのブランク期間を設ける。この場
合、ブランク期間を２ＣＫとしてもよいが、ライトコマ
ンドのサイクルが奇数となる。しかし、ＳＤＲＡＭの種
類によってはライトコマンドのサイクルが偶数である必
要があるため、ブランク期間は１ＣＫとする。以上の様
な理由で、図１１（ｄ）に示すようにＳＤＲＡＭのリー
ド動作からライト動作に変わる間に１ＣＫ、ライト動作
からリード動作に変わる間に３ＣＫのブランク期間を設
けてある。また、デシャフリング時の動作については、
ＳＤＲＡＭに対してブロック書き込みでライン読み出し
になるが、シャフリング時と同様であるため説明を省略
する。

【００７１】一方、映像信号入力端子１からフィールド
単位で入力されるデータには、ラインデータが存在しな
い垂直ブランキング期間が存在する。ここで、垂直ブラ
ンキング期間にはラインデータが存在しないため、図１
１（ｄ）においてＳＤＲＡＭへのライトデータが存在し
ない。このため、垂直ブランキング期間に、図１１
（ｄ）のラインデータをアクセスするサイクル中にＳＤ
ＲＡＭのリフレッシュを行うことにより、ＳＤＲＡＭへ
のデータの入出力と重なることなくリフレッシュを実行
することができる。

【００７２】上記実施例２では、フレームメモリに２バ
ンク方式のメモリを用いているが必ずしも２バンクであ
る必要はなく、複数バンク方式のメモリであればよい。
また、上記実施例２ではＳＤＲＡＭのレイテンシを３と
していたが必ずしも３である必要がなく、２または１と
してもよい。例えば、レイテンシが２の場合は、リード
動作からライト動作に変わる場合もライトからリードに
変わる場合もブランク期間は２ＣＫで実現できる。ま
た、上記実施例２ではペアとなるスーパーブロック内の
同一位置に存在するマクロブロックが同一ＲＯＷアドレ
ス上に配置されていたが、少なくとも１マクロブロック
分のデータが同一ＲＯＷアドレス上に記録されていれば
よい。

【００７３】実施例３．次に、本発明の実施例３を図に
ついて説明する。図２２は実施例３のラインデータの記
録方法を示した図である。実施例２では、ラインデータ
を図１７に示すように、フィールド毎にＳＤＲＡＭに記
録するバンクを切り換えて１ライン分のデータを記録し
ていたが、図２２に示すようにトラック毎に切り換えて
もよい。すなわち、図２および図３に示すように１トラ
ックの垂直方向は３マクロブロックで構成されているた
め、２４ライン毎にＳＤＲＡＭに記録するバンクを切り
換える。

【００７４】ＳＤＲＡＭへのデータアクセスは、実施例
２と同様に、図１１に示すタイミングで行う。ここで、
図２２では、１ライン分のデータをＳＤＲＡＭに対して
奇数トラックではバンク０，１，０，１，０の順で、偶
数トラックではバンク１，０，１，０，１の順でそれぞ
れ８ワード単位にデータを分割して書き込む。この場
合、１マクロブロック分の画像データが同一ＲＯＷアド
レス上に２つのバンクに２分割されて記録されるよう
に、ライン単位で入力される画像データのＲＯＷアドレ
スを制御する。さらに、奇数トラックと偶数トラックの
データを交互に読み出すため、奇数トラックと偶数トラ
ックのデータを同一ＲＯＷアドレス上に記録する。

【００７５】すなわち、ライン単位のデータが８ワード
毎に２つのバンクに交互に入力されるため、奇数トラッ
クの同一マクロブロック内のＹ０，Ｙ１，Ｙ３，Ｙ４ブ
ロックはバンク０に、Ｙ２，Ｙ５，Ｃｒ，Ｃｂブロック
はバンク１の同一ＲＯＷアドレス上に記録される。一
方、偶数トラックでは奇数トラックと逆のバンクの同一
ＲＯＷアドレス上に記録される。さらに、ブロック読み
出し時に対となる奇数トラックと偶数トラックのマクロ
ブロックも、同一ＲＯＷアドレス上に記録される。この
ように、トラック毎にデータを記録するバンクを切り換
えることにより、ブロックデータアクセス時に８ワード
毎交互にＳＤＲＡＭのバンクを切り換えてデータを読み
出すことが可能となる。

【００７６】これに対して、ブロック単位での読み出し
は、図２３に示すように、８ワード毎に２つのトラック
のデータをバンク０とバンク１から交互に読み出す。た
だし、連続クロックで、バンク０，１，０，１，０の順
でブロックデータを読み出すため、Ｙ０，Ｙ１，Ｙ３，
Ｙ４のブロックについては奇数トラックのデータが先に
出力されるが、Ｙ２，Ｙ５，Ｃｒ，Ｃｂのブロックにつ
いては、偶数トラックデータが先に出力される。したが
って、ＳＤＲＡＭの出力をブロックデータレート変換回
路１７によって８ワード単位で偶数トラックのデータと
奇数トラックのデータを並び換えて、図１１（ａ）に示
す形式でブロックデータを出力する。なお、ＳＤＲＡＭ
へのデータ入出力タイミングは、実施例２と同じである
ので説明を省略する。

【００７７】なお、上記実施例３では、トラック毎にラ
イン単位のデータをＳＤＲＡＭに記録するバンクを切り
換えていたが、必ずしもトラック毎である必要はなく、
ｊライン（ｊ≧１）毎に切り換えればよい。

【００７８】

【発明の効果】請求項１の発明によれば、ラインデータ
はｉ×ｎ（ｉ≧１）画素毎に、ブロックデータはｋ×ｎ
（ｋ≧１）画素毎に分割して、複数バンク方式のメモリ
の複数のバンクに順に入出力するようにしたので、メモ
リに対して画像データを連続で入出力することができ
る。

【００７９】また、請求項２の発明によれば、ラインお
よびブロック単位で入力されるデータを小規模のメモリ
でデータレート変換し、ラインデータはｉ×ｎ画素毎
に、ブロックデータはｋ×ｎ画素毎に分割し、複数バン
ク方式のメモリの複数のバンクに順に入出力し、ライン
単位でのデータアクセスとブロック単位でのデータアク
セスを水平ライン周期より短い周期で切り換えるように
したので１組のフレームメモリでブロックシャフリング
を実現できる。

【００８０】また、請求項３の発明によれば、ラインお
よびブロックデータを小規模なメモリでラインおよびブ
ロックのデータレートと整数比となるデータレートに変
換し、水平ライン周期よりも短い周期でラインとブロッ
クデータを切り換えて、ラインデータはｉ×ｎ画素毎
に、ブロックデータはｋ×ｎ画素毎に複数のメモリバン
クに順に分割して入出力するようしにたので、ラインデ
ータとブロックデータをメモリに対して連続アクセスす
ることができ、データレート変換を行うメモリの容量を
小さくすることができる。

【００８１】また、請求項４の発明によれば、メモリ制
御装置から出力されるブロックデータに対して各ブロッ
ク間でブランキング期間を設けてラインおよびブロック
単位で入力されるデータを小規模のメモリでラインおよ
びブロックデータと整数比となるデータレートに変換
し、ラインデータはｉ×ｎ画素毎に、ブロックデータは
ｋ×ｎ画素毎に分割し、複数バンク方式のメモリの複数
のバンクに順に入出力し、ライン単位でのデータアクセ
スとブロック単位でのデータアクセスを水平ライン周期
より短い周期で切り換え、ラインデータとブロックデー
タの切り換え時にデータアクセスを行わない期間を設け
るようにしたので、データレート変換を行うメモリの容
量を少なくすることができ、複数バンクメモリに対する
データの入出力が重なることがない。

【００８２】また、請求項５の発明によれば、ラインお
よびブロックデータを小規模なメモリでデータレート変
換し、水平ライン周期よりも短い周期でラインとブロッ
クデータを切り換えて、ラインデータはｉ×ｎ画素毎
に、ブロックデータはｋ×ｎ画素毎に複数のメモリバン
クに交互に分割して入出力し、画面上で同一位置にある
輝度信号と色信号を複数バンクの同一ＲＯＷアドレス上
に配置するようにしたので、メモリ内のアドレスマップ
が簡単となり、データアクセス時にＲＯＷアドレスを変
更する回数が減るため、メモリ制御装置の消費電力も小
さくすることができる。

【００８３】また、請求項６の発明によれば、ラインお
よびブロック単位で入力されるデータを小規模のメモリ
でデータレート変換し、複数バンク方式のメモリの複数
のバンクに順次入出力する際、ラインデータはｉ×ｎ画
素毎に分割してさらにｊライン（ｊ≧１）毎にデータを
書き込むバンクを切り換えて入出力し、ブロックデータ
はｋ×ｎ画素毎に分割して入出力するようにしたので、
ライン単位でのデータアクセスとブロック単位でのデー
タアクセスをｎの倍数画素毎に切り換えることができ
る。

【００８４】また、請求項７の発明によれば、ラインお
よびブロック単位で入力されるデータを小規模のメモリ
でデータレート変換し、複数バンク方式のメモリの複数
のバンクに順次入出力する際、ラインデータはｉ×ｎ画
素毎に分割してさらに第１フィールドと第２フィールド
でデータを書き込むバンクを切り換えて入出力し、ブロ
ックデータはｋ×ｎ画素毎に分割して入出力するように
したので、ライン単位でのデータアクセスとブロック単
位でのデータアクセスをｎの倍数画素毎に切り換えるこ
とができる。

【００８５】また、請求項８の発明によれば、ラインお
よびブロック単位で入力されるデータを小規模のメモリ
でデータレート変換し、複数バンク方式のメモリの複数
のバンクに順次入出力する際、さらに垂直ブランキング
期間中のラインデータのアクセスタイミングでメモリの
リフレッシュを行うようにしたのでリフレッシュ動作が
メモリに対するデータの入出力と重なることがない。

【図面の簡単な説明】

【図１】 本発明の実施例１のメモリ制御装置を示すブ
ロック図回路図である。

【図２】 ブロックシャフリングの方法を示す概念図で
ある。

【図３】 スーパーブロックの構成を示す図である。

【図４】 マクロブロックの構成を示す図である。

【図５】 ２バンクメモリの構成を示すブロック図であ
る。

【図６】 実施例１のラインデータの書き込み方法を示
す図である。

【図７】 実施例１のＳＤＲＡＭのデータアクセスを示
す図である。

【図８】 実施例１のブロックデータの読み出し方法を
示す図である。

【図９】 実施例１のＳＤＲＡＭのデータアクセスを示
す図である。

【図１０】 本発明の実施例２のメモリ制御装置を示す
ブロック回路図である。

【図１１】 実施例２のブロックデータとラインデータ
の切り換えを説明する図である。

【図１２】 実施例２のレート変換器の構成を示すブロ
ック図である。

【図１３】 実施例２のラインデータレート変換器の構
成を示すブロック図である。

【図１４】 実施例２のラインデータの書き込み方法を
示す図である。

【図１５】 実施例２のブロックデータレート変換器の
構成を示すブロック図である。

【図１６】 実施例２のブロックデータの読み出し方法
を示す図である。

【図１７】 実施例２のラインデータのバンク切り換え
を示す図である。

【図１８】 実施例２のメモリマップを示す図である。

【図１９】 実施例２のブロックデータのバンク切り換
えを示す図である。

【図２０】 実施例２のＳＤＲＡＭのデータアクセスを
示す図である。

【図２１】 実施例２のＳＤＲＡＭのデータアクセスを
示す図である。

【図２２】 本発明の実施例３のラインデータのバンク
切り換えを示す図である。

【図２３】 実施例３のブロックデータのバンク切り換
えを示す図である。

【図２４】 従来例のメモリ制御装置を示すブロック図
である。

【図２５】 従来例のフレームメモリを示す図である。

【図２６】 従来例の入力データのアクセスを示す図で
ある。

【図２７】 従来例の出力データのアクセスを示す図で
ある。

【符号の説明】

３，４ ２バンクメモリ、５ 入力ポート用セレクタ、
６ 出力ポート用セレクタ、７ アドレスセレクタ、８
ラインアドレス発生器、９ ブロックアドレス発生
器、１１ レート変換回路、１２ 制御回路、１３ ラ
インアドレス発生器、１４ ブロックアドレス発生器。

フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｂ 20/18 ５４２ Ｚ 8940−5Ｄ ５７４ Ｂ 8940−5Ｄ Ｈ０４Ｎ 5/92 5/937

Claims (8)

【特許請求の範囲】
1. 【請求項１】 ライン単位で入力される１画面分のディ
   ジタル映像信号をｎ×ｍ画素のブロックにシャフリング
   するメモリ制御装置において、前記シャフリングに用い
   る複数バンク方式のメモリと、ライン単位のデータをｉ
   ×ｎ画素毎（ｉ≧１）に分割して前記メモリの複数のバ
   ンクに順に書き込みまたは読み出しを行う制御手段と、
   ブロック単位のデータはｋ×ｎ（ｋ≧１）画素単位で前
   記メモリの複数のバンクから順に読み出しまたは書き込
   みを行う制御手段とを備えたことを特徴とするメモリ制
   御装置。
2. 【請求項２】 ライン単位で入力される１画面分のディ
   ジタル映像信号をｎ×ｍ画素のブロックにシャフリング
   を行うメモリ制御装置において、前記シャフリングに用
   いる複数バンク方式のメモリと、前記メモリに対してラ
   イン単位およびブロック単位で入出力されるデータを小
   規模のメモリでデータレート変換する手段と、上記ライ
   ン単位のデータをｉ×ｎ画素毎（ｉ≧１）に分割して前
   記メモリの複数のバンクに順に書き込みまたは読み出し
   を行う制御手段と、上記ブロック単位のデータをｋ×ｎ
   （ｋ≧１）画素単位で前記メモリの複数のバンクから順
   に読み出しまたは書き込みを行う制御手段と、前記複数
   バンク方式のメモリへのデータアクセスを前記ライン単
   位でのデータ入力又は出力と前記ブロック単位でのデー
   タの出力および入力を１水平ライン周期より短い周期で
   交互に切り換える制御手段とを備えたことを特徴とする
   メモリ制御装置。
3. 【請求項３】 ライン単位のデータとブロック単位のデ
   ータを小規模のメモリにより前記ラインデータの入出力
   レートおよび前記ブロックデータの入出力レートと整数
   比の関係にあるデータレートに変換する手段により、前
   記複数バンク方式のメモリに対して映像信号の書き込み
   および読み出しを行うように構成した請求項２記載のメ
   モリ制御装置。
4. 【請求項４】 ｎ×ｍ画素単位でシャフリングされてメ
   モリ制御装置に入出力されるブロックデータの各ブロッ
   クの間にブランキング期間を設ける手段と、ライン単位
   のデータとブロック単位のデータを小規模のメモリによ
   り前記ラインデータの入出力レートおよび前記ブロック
   データの入出力レートと整数比の関係にあるデータレー
   トに変換する手段と、前記複数バンク方式のメモリに対
   するラインデータの入出力とブロックデータの入出力の
   切り換え時にデータアクセスをしない期間を設けるよう
   に制御する手段により、前記複数バンク方式のメモリに
   対して映像信号の書き込みおよび読み出しを行うように
   構成した請求項２記載のメモリ制御装置。
5. 【請求項５】 少なくとも画面上で同一位置の輝度信号
   と色信号のブロックを前記複数バンク方式のメモリの複
   数のバンクの同一ＲＯＷアドレス上に分割してマッピン
   グする手段により、前記複数バンク方式のメモリに対し
   て映像信号の書き込みおよび読み出しを行うことを特徴
   とする請求項２記載のメモリ制御装置。
6. 【請求項６】 ライン単位のデータをｉ×ｎ画素毎（ｉ
   ≧１）に分割し前記複数バンク方式のメモリの複数バン
   クに順に書き込みまたは読み出しする際に前記ラインデ
   ータを記録するバンクの順序をｊライン毎（ｊ≧１）に
   切り換える制御手段により、前記複数バンク方式のメモ
   リに対して映像信号の書き込みおよび読み出しを行うこ
   とを特徴とする請求項２記載のメモリ制御装置。
7. 【請求項７】 ライン単位のデータをｉ×ｎ画素毎（ｉ
   ≧１）に分割し前記複数バンク方式のメモリの複数バン
   クに順に書き込みまたは読み出しする際に前記ラインデ
   ータを記録するバンクの順序を第１フィールドと第２フ
   ィールドで切り換える制御手段により、前記複数バンク
   方式のメモリに対して映像信号の書き込みおよび読み出
   しを行うことを特徴とする請求項２記載のメモリ制御装
   置。
8. 【請求項８】 垂直ブランキング期間のライン単位のデ
   ータアクセス時にメモリのリフレッシュを行う手段によ
   り、前記複数バンク方式のメモリに対して映像信号の書
   き込みおよび読み出しを行うことを特徴とする請求項２
   記載のメモリ制御装置。