JPH08186613A - データ伝送装置 - Google Patents
データ伝送装置Info
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- JPH08186613A JPH08186613A JP7169852A JP16985295A JPH08186613A JP H08186613 A JPH08186613 A JP H08186613A JP 7169852 A JP7169852 A JP 7169852A JP 16985295 A JP16985295 A JP 16985295A JP H08186613 A JPH08186613 A JP H08186613A
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
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- G—PHYSICS
- G10—MUSICAL INSTRUMENTS; ACOUSTICS
- G10H—ELECTROPHONIC MUSICAL INSTRUMENTS; INSTRUMENTS IN WHICH THE TONES ARE GENERATED BY ELECTROMECHANICAL MEANS OR ELECTRONIC GENERATORS, OR IN WHICH THE TONES ARE SYNTHESISED FROM A DATA STORE
- G10H1/00—Details of electrophonic musical instruments
- G10H1/0033—Recording/reproducing or transmission of music for electrophonic musical instruments
- G10H1/0041—Recording/reproducing or transmission of music for electrophonic musical instruments in coded form
- G10H1/0058—Transmission between separate instruments or between individual components of a musical system
- G10H1/0066—Transmission between separate instruments or between individual components of a musical system using a MIDI interface
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/04—Distributors combined with modulators or demodulators
- H04J3/047—Distributors with transistors or integrated circuits
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Abstract
(57)【要約】
【課題】 データ伝送装置を提供する。
【解決手段】 Ｎビット並列時間データを第１入力イネ
ーブル信号に応答してラッチする第１入力ラッチ手段
と、第１入力ラッチ手段にラッチされた前記Ｎビット並
列時間データに従ってシステムクロック信号を計数して
伝送クロック信号を発生する伝送クロック発生部と、Ｎ
ビット並列伝送データを第２入力イネーブル信号に応答
してラッチする第２入力ラッチ手段、第２入力イネーブ
ル信号に応答して伝送クロック信号をカウンティングし
計数された値を出力選択信号として発生する出力選択信
号発生部と、第２入力ラッチにラッチされたＮビット並
列伝送データ信号を出力選択信号に応答してＮ＋２ビッ
ト直列データ信号に変換して出力する並直列変換部とを
具備する。任意の時間データの値に従って並列データの
直列伝送速度を設定しうる。
ーブル信号に応答してラッチする第１入力ラッチ手段
と、第１入力ラッチ手段にラッチされた前記Ｎビット並
列時間データに従ってシステムクロック信号を計数して
伝送クロック信号を発生する伝送クロック発生部と、Ｎ
ビット並列伝送データを第２入力イネーブル信号に応答
してラッチする第２入力ラッチ手段、第２入力イネーブ
ル信号に応答して伝送クロック信号をカウンティングし
計数された値を出力選択信号として発生する出力選択信
号発生部と、第２入力ラッチにラッチされたＮビット並
列伝送データ信号を出力選択信号に応答してＮ＋２ビッ
ト直列データ信号に変換して出力する並直列変換部とを
具備する。任意の時間データの値に従って並列データの
直列伝送速度を設定しうる。
Description
【０００１】
【発明の属する技術分野】本発明はデータ伝送装置に係
り、特に並列データを直列データに変換して変換された
データを任意の伝送速度で伝送するデータ伝送装置に関
する。
り、特に並列データを直列データに変換して変換された
データを任意の伝送速度で伝送するデータ伝送装置に関
する。
【０００２】
【従来の技術】一般にマイコンでは信号処理の高速化の
ためデータをＮビット並列データとして処理している。
一方、信号処理部の信号処理速度はマイコンの信号処理
速度とは異なる。このように処理速度が異なる二つのシ
ステム間のデータ伝送のための汎用データ伝送集積回路
が紹介されている。しかしながら、汎用データ伝送集積
回路は汎用性を高めるために双方向データ伝送機能を有
しているが、伝送速度を主信号処理部でプログラム的に
可変させることができない問題があった。その上、一方
向にのみデータ伝送が必要な応用分野で不要に双方向伝
送用データ伝送集積回路を使用する。
ためデータをＮビット並列データとして処理している。
一方、信号処理部の信号処理速度はマイコンの信号処理
速度とは異なる。このように処理速度が異なる二つのシ
ステム間のデータ伝送のための汎用データ伝送集積回路
が紹介されている。しかしながら、汎用データ伝送集積
回路は汎用性を高めるために双方向データ伝送機能を有
しているが、伝送速度を主信号処理部でプログラム的に
可変させることができない問題があった。その上、一方
向にのみデータ伝送が必要な応用分野で不要に双方向伝
送用データ伝送集積回路を使用する。
【０００３】特に、コンピューター楽器のようなミディ
データを使用する応用分野ではコンピューターがミディ
データをシステムクロック速度で処理して８ビット並列
データとして出力し、音源処理部では１０ビット直列デ
ータを受信してミディデータに対応する音を発生する。
従って、コンピューターと音源処理部の間には８ビット
並列データを１０ビット直列データに変換して伝送する
データ伝送装置が要求される。かつ、コンピューターに
より設定されるテンポに従ってミディデータの伝送速度
をプログラム的に可変させる必要がある。
データを使用する応用分野ではコンピューターがミディ
データをシステムクロック速度で処理して８ビット並列
データとして出力し、音源処理部では１０ビット直列デ
ータを受信してミディデータに対応する音を発生する。
従って、コンピューターと音源処理部の間には８ビット
並列データを１０ビット直列データに変換して伝送する
データ伝送装置が要求される。かつ、コンピューターに
より設定されるテンポに従ってミディデータの伝送速度
をプログラム的に可変させる必要がある。
【０００４】
【発明が解決しようとする課題】本発明の目的はこのよ
うな従来技術の問題点を解決するため、処理速度が異な
る二つのシステム間の並列データを直列データに変換し
て伝送するデータ伝送装置を提供するにある。
うな従来技術の問題点を解決するため、処理速度が異な
る二つのシステム間の並列データを直列データに変換し
て伝送するデータ伝送装置を提供するにある。
【０００５】
【課題を達成するための手段】前記の目的を達成するた
めに本発明のデータ伝送装置はＮビット並列時間データ
を第１入力イネーブル信号に応答してラッチする第１入
力ラッチ手段と、前記第１入力ラッチ手段にラッチされ
た前記Ｎビット並列時間データに従ってシステムクロッ
ク信号を計数して伝送クロック信号を発生する伝送クロ
ック発生手段と、Ｎビット並列データを第２入力イネー
ブル信号に応答してラッチする第２入力ラッチ手段と、
前記第２入力イネーブル信号に応答して前記伝送クロッ
ク信号をカウンティングし計数された値を出力選択信号
として発生する出力選択信号発生手段と、前記第２入力
ラッチ手段にラッチされたＮビット並列伝送データ信号
を前記出力選択信号に応答してＮ＋２ビット直列データ
出力信号に変換して出力する並直列変換手段とを具備す
ることを特徴とする。
めに本発明のデータ伝送装置はＮビット並列時間データ
を第１入力イネーブル信号に応答してラッチする第１入
力ラッチ手段と、前記第１入力ラッチ手段にラッチされ
た前記Ｎビット並列時間データに従ってシステムクロッ
ク信号を計数して伝送クロック信号を発生する伝送クロ
ック発生手段と、Ｎビット並列データを第２入力イネー
ブル信号に応答してラッチする第２入力ラッチ手段と、
前記第２入力イネーブル信号に応答して前記伝送クロッ
ク信号をカウンティングし計数された値を出力選択信号
として発生する出力選択信号発生手段と、前記第２入力
ラッチ手段にラッチされたＮビット並列伝送データ信号
を前記出力選択信号に応答してＮ＋２ビット直列データ
出力信号に変換して出力する並直列変換手段とを具備す
ることを特徴とする。
【０００６】従信号処理部へ供給しようとするデータの
伝送速度が主信号処理部から供給される時間データによ
り任意の速度で制御することができる。
伝送速度が主信号処理部から供給される時間データによ
り任意の速度で制御することができる。
【０００７】
【発明の実施の形態】以下、添付した図面に基づき本発
明をさらに詳細に説明する。図１は本発明によるデータ
伝送装置を説明するための図である。図１において１０
はマイコンのような主信号処理部であり、２０はデータ
伝送回路であり、３０は音源処理部のような従信号処理
部である。マイコン１０はデータ伝送回路２０に８ビッ
ト並列データを出力しシステムクロック信号ＳＣＳと第
１及び第２入力イネーブル信号ＦＩＥＳ，ＳＩＥＳを供
給する。データ伝送回路２０はマイコン１０にデータ伝
送終了信号ＴＥＳを送り、音源処理部３０に１０ビット
の直列データＳＤＳを伝送する。
明をさらに詳細に説明する。図１は本発明によるデータ
伝送装置を説明するための図である。図１において１０
はマイコンのような主信号処理部であり、２０はデータ
伝送回路であり、３０は音源処理部のような従信号処理
部である。マイコン１０はデータ伝送回路２０に８ビッ
ト並列データを出力しシステムクロック信号ＳＣＳと第
１及び第２入力イネーブル信号ＦＩＥＳ，ＳＩＥＳを供
給する。データ伝送回路２０はマイコン１０にデータ伝
送終了信号ＴＥＳを送り、音源処理部３０に１０ビット
の直列データＳＤＳを伝送する。
【０００８】図２はデータ伝送回路の望ましい一実施例
の回路図である。本発明のデータ伝送回路２０はＮビッ
ト並列時間データを第１入力イネーブル信号ＦＩＥＳに
応答してラッチする第１入力ラッチ手段２１０と、前記
第１入力ラッチ手段２１０にラッチされた時間データに
従ってシステムクロック信号ＳＣＳを計数して伝送クロ
ック信号ＴＣＳを発生する伝送クロック発生手段２４０
と、Ｎビット並列データを第２入力イネーブル信号ＳＩ
ＥＳに応答してラッチする第２入力ラッチ手段２２０
と、第２入力イネーブル信号ＳＩＥＳに応答して前記伝
送クロック信号をカウンティングしカウンティング値を
出力選択信号（ＱA ，ＱB ，ＱC ，ＱD ）として発生す
る出力選択信号発生手段２５０と、前記第２入力ラッチ
手段２２０にラッチされたＮビット並列伝送データ信号
を前記出力選択信号（ＱA ，ＱB ，ＱC ，ＱD ）に応答
してＮ＋２ビット直列データ信号に変換して出力端子が
Ｙを通じて出力する並直列変換手段２３０と、出力選択
信号発生手段からの出力選択信号に応答して伝送終了信
号とゲート信号ＧＳを発生する伝送終了信号発生手段２
６０を含む。
の回路図である。本発明のデータ伝送回路２０はＮビッ
ト並列時間データを第１入力イネーブル信号ＦＩＥＳに
応答してラッチする第１入力ラッチ手段２１０と、前記
第１入力ラッチ手段２１０にラッチされた時間データに
従ってシステムクロック信号ＳＣＳを計数して伝送クロ
ック信号ＴＣＳを発生する伝送クロック発生手段２４０
と、Ｎビット並列データを第２入力イネーブル信号ＳＩ
ＥＳに応答してラッチする第２入力ラッチ手段２２０
と、第２入力イネーブル信号ＳＩＥＳに応答して前記伝
送クロック信号をカウンティングしカウンティング値を
出力選択信号（ＱA ，ＱB ，ＱC ，ＱD ）として発生す
る出力選択信号発生手段２５０と、前記第２入力ラッチ
手段２２０にラッチされたＮビット並列伝送データ信号
を前記出力選択信号（ＱA ，ＱB ，ＱC ，ＱD ）に応答
してＮ＋２ビット直列データ信号に変換して出力端子が
Ｙを通じて出力する並直列変換手段２３０と、出力選択
信号発生手段からの出力選択信号に応答して伝送終了信
号とゲート信号ＧＳを発生する伝送終了信号発生手段２
６０を含む。
【０００９】前記伝送クロック発生手段２４０は前記第
１入力ラッチ手段２１０にラッチされた値を初期値とし
てシステムクロック信号を計数しキャリ信号が発生され
れば第１入力ラッチ２１０にラッチされた値を再び初期
値としてローディングする、即ち、その初期値をプログ
ラムするプログラマブルカウンタ２４１とプログラマブ
ルカウンタ２４１のキャリ信号をシステムクロック信号
に同期させて伝送クロック信号として発生する第１フリ
ップフロップ２４２を含む。
１入力ラッチ手段２１０にラッチされた値を初期値とし
てシステムクロック信号を計数しキャリ信号が発生され
れば第１入力ラッチ２１０にラッチされた値を再び初期
値としてローディングする、即ち、その初期値をプログ
ラムするプログラマブルカウンタ２４１とプログラマブ
ルカウンタ２４１のキャリ信号をシステムクロック信号
に同期させて伝送クロック信号として発生する第１フリ
ップフロップ２４２を含む。
【００１０】出力選択信号発生手段２５０は伝送クロッ
ク信号をゲート信号ＧＳに応答してゲートするＡＮＤゲ
ート２５１と、第２入力イネーブル信号に応答してクリ
アされ、前記ＡＮＤゲート２５１を経た伝送クロック信
号を設定された値、１０１０を初期値として計数し、計
数された値を６出力選択信号（ＱA ，ＱB ，ＱC ，
Ｑ D ）として発生するカウンタ２５２とを含む。従っ
て、カウンタ２５２のカウンティング値（ＱA ，ＱB ，
ＱC ，ＱD ）は１０１０- １０１１- １１００- １１０
１- １１１０- １１１１- ００００- ０００１- ００１
０- ００１１- ０１００- ０１０１- ０１１０- ０１１
１- １０００- １００１- １０１０- １１００として発
生される。
ク信号をゲート信号ＧＳに応答してゲートするＡＮＤゲ
ート２５１と、第２入力イネーブル信号に応答してクリ
アされ、前記ＡＮＤゲート２５１を経た伝送クロック信
号を設定された値、１０１０を初期値として計数し、計
数された値を６出力選択信号（ＱA ，ＱB ，ＱC ，
Ｑ D ）として発生するカウンタ２５２とを含む。従っ
て、カウンタ２５２のカウンティング値（ＱA ，ＱB ，
ＱC ，ＱD ）は１０１０- １０１１- １１００- １１０
１- １１１０- １１１１- ００００- ０００１- ００１
０- ００１１- ０１００- ０１０１- ０１１０- ０１１
１- １０００- １００１- １０１０- １１００として発
生される。
【００１１】並直列変換手段２３０は入力端子Ａ０，Ａ
１０〜Ａ１５に論理‘１’である電源電圧ＶＣＣが印加
され、Ａ１は論理‘０’であるグラウンドに接続され、
入力端子Ａ２〜Ａ９には第２入力ラッチ手段２２０にラ
ッチされた８ビットデータが供給される 16-TO-1マルチ
プレクサより構成される。マルチプレクサの選択端子Ｓ
０〜Ｓ３にはカウンタ２５２の出力選択信号（Ｑ A ，Ｑ
B ，ＱC ，ＱD ）が供給される。
１０〜Ａ１５に論理‘１’である電源電圧ＶＣＣが印加
され、Ａ１は論理‘０’であるグラウンドに接続され、
入力端子Ａ２〜Ａ９には第２入力ラッチ手段２２０にラ
ッチされた８ビットデータが供給される 16-TO-1マルチ
プレクサより構成される。マルチプレクサの選択端子Ｓ
０〜Ｓ３にはカウンタ２５２の出力選択信号（Ｑ A ，Ｑ
B ，ＱC ，ＱD ）が供給される。
【００１２】伝送終了信号発生手段２６０は出力選択信
号を入力してその値が１１００ならば、論理‘０’であ
る信号をゲート信号ＧＳに発生するゲート回路２６１と
ゲート信号ＧＳをシステムクロック信号に同期させて伝
送終了信号を発生する第２フリップフロップ２６２を含
む。以上のように構成された本発明の作用効果は図２の
各部の波形図である図３（Ａ）〜（Ｅ）を参照して説明
すれば次の通りである。
号を入力してその値が１１００ならば、論理‘０’であ
る信号をゲート信号ＧＳに発生するゲート回路２６１と
ゲート信号ＧＳをシステムクロック信号に同期させて伝
送終了信号を発生する第２フリップフロップ２６２を含
む。以上のように構成された本発明の作用効果は図２の
各部の波形図である図３（Ａ）〜（Ｅ）を参照して説明
すれば次の通りである。
【００１３】ここで、図３（Ａ）は第１入力イネーブル
信号、図３（Ｂ）は第２入力イネーブル信号、図３
（Ｃ）はＮビットの並列データ信号、図３（Ｄ）はＮ＋
２ビットの直列データ出力信号及び図３（Ｅ）は伝送終
了信号の波形図である。本発明のデータ伝送回路は図３
（Ａ）に示した第１入力イネーブル信号の下降エッジ３
０２で図３Ｃに示したデータバス（Ｄ０〜Ｄ７）の並列
時間データ３０６が第１入力ラッチ２１０にラッチされ
る。続けて、図３（Ｂ）に示した第２入力イネーブル信
号の下降エッジ３０４でカウンタ２５２がクリアされて
出力選択信号が１０１０の初期値となる。その故、ゲー
ト信号ＧＳがハイ状態となり、従って伝送クロック信号
がＡＮＤゲート２５１を通じてカウンタ２５２のクロッ
ク端子ＣＬＫに供給されてカウントし始めるようにな
る。この際、データバスの図３（Ｃ）に示した並列伝送
データ３０８が第２入力ラッチ２２０にラッチされ、カ
ウンタ２５２は初期値１０１０を始めて００００までカ
ウントしカウントされた値を出力選択信号（ＱA ，
ＱB ，ＱC ，ＱD ）として発生する。
信号、図３（Ｂ）は第２入力イネーブル信号、図３
（Ｃ）はＮビットの並列データ信号、図３（Ｄ）はＮ＋
２ビットの直列データ出力信号及び図３（Ｅ）は伝送終
了信号の波形図である。本発明のデータ伝送回路は図３
（Ａ）に示した第１入力イネーブル信号の下降エッジ３
０２で図３Ｃに示したデータバス（Ｄ０〜Ｄ７）の並列
時間データ３０６が第１入力ラッチ２１０にラッチされ
る。続けて、図３（Ｂ）に示した第２入力イネーブル信
号の下降エッジ３０４でカウンタ２５２がクリアされて
出力選択信号が１０１０の初期値となる。その故、ゲー
ト信号ＧＳがハイ状態となり、従って伝送クロック信号
がＡＮＤゲート２５１を通じてカウンタ２５２のクロッ
ク端子ＣＬＫに供給されてカウントし始めるようにな
る。この際、データバスの図３（Ｃ）に示した並列伝送
データ３０８が第２入力ラッチ２２０にラッチされ、カ
ウンタ２５２は初期値１０１０を始めて００００までカ
ウントしカウントされた値を出力選択信号（ＱA ，
ＱB ，ＱC ，ＱD ）として発生する。
【００１４】カウンタ２５２の出力値が１０１０から０
０００までは並直列変換器２３０の出力が論理‘１’で
ある信号（図３（Ｄ）に示した３１０）に維持されてい
てから０００１では論理‘０’であるスタート信号３１
２が出力され、続けて００１０から１００１まで第２入
力ラッチ手段２２０にラッチされた１０１０１０１０
（図３（Ｄ）の３１４）である並列伝送データが次第に
出力され、１０１０では終了信号である論理‘１’に転
移された信号３１６が出力される。次いで、カウンティ
ング値が１１００になると、伝送終了信号発生手段のゲ
ート信号ＧＳがロー状態となって伝送クロック信号の供
給が遮断され、これに第２フリップフロップ２６２を通
じて図３（Ｅ）に示したロー状態３１８の伝送終了信号
が出力される。
０００までは並直列変換器２３０の出力が論理‘１’で
ある信号（図３（Ｄ）に示した３１０）に維持されてい
てから０００１では論理‘０’であるスタート信号３１
２が出力され、続けて００１０から１００１まで第２入
力ラッチ手段２２０にラッチされた１０１０１０１０
（図３（Ｄ）の３１４）である並列伝送データが次第に
出力され、１０１０では終了信号である論理‘１’に転
移された信号３１６が出力される。次いで、カウンティ
ング値が１１００になると、伝送終了信号発生手段のゲ
ート信号ＧＳがロー状態となって伝送クロック信号の供
給が遮断され、これに第２フリップフロップ２６２を通
じて図３（Ｅ）に示したロー状態３１８の伝送終了信号
が出力される。
【００１５】
【発明の効果】以上のように本発明では従信号処理部に
供給しようとするデータの伝送速度が主信号処理部から
供給される時間データにより任意の速度で制御されうる
ので、使用者の応用分野に従って伝送速度を任意でプロ
グラムすることができて回路設計上便利である。
供給しようとするデータの伝送速度が主信号処理部から
供給される時間データにより任意の速度で制御されうる
ので、使用者の応用分野に従って伝送速度を任意でプロ
グラムすることができて回路設計上便利である。
【図１】本発明によるデータ伝送装置を説明するための
図面である。
図面である。
【図２】本発明によるデータ伝送装置の望ましい一実施
例の回路図である。
例の回路図である。
【図３】（Ａ）〜（Ｅ）は図２における各部の波形図で
ある。
ある。
１０ 主信号処理部 ２０ データ伝送回路 ３０ 従信号処理部 ２１０ 第１入力ラッチ手段 ２２０ 第２入力ラッチ手段 ２３０ 並直列変換手段 ２４０ 伝送クロック発生手段 ２４１ プログラマブルカウンタ ２４２ 第１フリップフロップ ２５０ 出力選択信号発生手段 ２５１ ＡＮＤゲート ２５２ カウンタ ２６０ 伝送終了信号発生手段 ２６１ ゲート回路 ２６２ 第２フリップフロップ
Claims (6)
- 【請求項１】 Ｎビット並列時間データを第１入力イネ
ーブル信号に応答してラッチする第１入力ラッチ手段
と、 前記第１入力ラッチ手段にラッチされた前記Ｎビット並
列時間データに従ってシステムクロック信号を計数して
伝送クロック信号を発生する伝送クロック発生手段と、 Ｎビット並列伝送データを第２入力イネーブル信号に応
答してラッチする第２入力ラッチ手段と、 前記第２入力イネーブル信号に応答して前記伝送クロッ
ク信号をカウンティングし、計数された値を出力選択信
号として発生する出力選択信号発生手段と、 前記第２入力ラッチ手段にラッチされたＮビット並列伝
送データ信号を前記出力選択信号に応答してＮ＋２ビッ
ト直列データ信号に変換して出力する並直列変換手段と
を具備することを特徴とするデータ伝送装置。 - 【請求項２】 前記データ伝送装置は前記出力選択信号
に応答して伝送終了信号を発生する伝送終了信号発生手
段をさらに具備することを特徴とする請求項１記載のデ
ータ伝送装置。 - 【請求項３】 前記伝送クロック発生手段は前記第１入
力ラッチ手段にラッチされた値を初期値として前記シス
テムクロック信号を計数しキャリ信号が発生されれば、
前記第１入力ラッチ手段にラッチされた値を再び初期値
としてローディングするプログラマブルカウンタと前記
プログラマブルカウンタのキャリ信号を前記システムク
ロック信号に同期させて伝送クロック信号として発生す
る第１フリップフロップを具備することを特徴とする請
求項１記載のデータ伝送装置。 - 【請求項４】 前記出力選択信号発生手段は前記伝送ク
ロック信号をゲート信号に応答してゲートするＡＮＤゲ
ートと、前記第２入力イネーブル信号に応答してクリア
され、設定された値を初期値として前記ＡＮＤゲートを
経た伝送クロック信号を計数し、カウンティング値を前
記出力選択信号として発生するカウンタを具備すること
を特徴とする請求項１記載のデータ伝送装置。 - 【請求項５】 前記並直列変換手段は 16-TO-1マルチプ
レクサより構成されたことを特徴とする請求項１記載の
データ伝送装置。 - 【請求項６】 前記伝送終了信号発生手段は前記出力選
択信号を入力してその値が特定値ならば、前記ゲート信
号を発生するゲート回路と前記ゲート信号を前記システ
ムクロック信号に同期させて伝送終了信号を発生する第
２フリップフロップを具備することを特徴とする請求項
２記載のデータ伝送装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR35082/1994 | 1994-12-19 | ||
| KR1019940035082A KR0138327B1 (ko) | 1994-12-19 | 1994-12-19 | 데이타 전송장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08186613A true JPH08186613A (ja) | 1996-07-16 |
| JP3454975B2 JP3454975B2 (ja) | 2003-10-06 |
Family
ID=19402213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16985295A Expired - Fee Related JP3454975B2 (ja) | 1994-12-19 | 1995-07-05 | データ伝送装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5706438A (ja) |
| JP (1) | JP3454975B2 (ja) |
| KR (1) | KR0138327B1 (ja) |
| CN (1) | CN1105974C (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6002733A (en) * | 1995-12-23 | 1999-12-14 | Lg Semicon Co., Ltd. | Universal asynchronous receiver and transmitter |
| KR100251736B1 (ko) | 1997-12-29 | 2000-04-15 | 윤종용 | 직렬 데이터의 전송속도 변환 장치 |
| KR20010026664A (ko) * | 1999-09-08 | 2001-04-06 | 윤종용 | 휴대폰과 퍼스널 컴퓨터간의 어뎁테이션 방법 |
| JP2001117868A (ja) * | 1999-10-22 | 2001-04-27 | Oki Electric Ind Co Ltd | 集積回路 |
| US6928573B2 (en) * | 2001-11-20 | 2005-08-09 | Broadcom Corporation | Communication clocking conversion techniques |
| JP4322548B2 (ja) * | 2003-05-09 | 2009-09-02 | 日本電気株式会社 | データ形式変換回路 |
| CN1295901C (zh) * | 2003-07-23 | 2007-01-17 | 威盛电子股份有限公司 | 多信道串行联机装置及方法 |
| US7471752B2 (en) * | 2004-08-06 | 2008-12-30 | Lattice Semiconductor Corporation | Data transmission synchronization |
| US8510487B2 (en) * | 2010-02-11 | 2013-08-13 | Silicon Image, Inc. | Hybrid interface for serial and parallel communication |
| KR101108017B1 (ko) * | 2010-06-03 | 2012-01-25 | 한국표준과학연구원 | 신호처리장치 및 그 신호처리방법 |
| US8760188B2 (en) | 2011-06-30 | 2014-06-24 | Silicon Image, Inc. | Configurable multi-dimensional driver and receiver |
| US9071243B2 (en) | 2011-06-30 | 2015-06-30 | Silicon Image, Inc. | Single ended configurable multi-mode driver |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4759014A (en) * | 1987-05-28 | 1988-07-19 | Ampex Corporation | Asynchronous-to-synchronous digital data multiplexer/demultiplexer with asynchronous clock regeneration |
| CA1299783C (en) * | 1987-09-30 | 1992-04-28 | Tetsuo Soejima | Programmable multiplexing/demultiplexing system |
| JP2501513Y2 (ja) * | 1989-04-27 | 1996-06-19 | 日本電気株式会社 | 並列直列変換器 |
| JPH03152787A (ja) * | 1989-11-08 | 1991-06-28 | Miotsugu Tsumura | デジタル音楽情報の伝送記憶装置 |
| JP3149093B2 (ja) * | 1991-11-21 | 2001-03-26 | カシオ計算機株式会社 | 自動演奏装置 |
| US5454097A (en) * | 1993-01-25 | 1995-09-26 | Motorola, Inc. | Cascadable peripheral data interface including a shift register, counter, and randomly-accessed registers of different bit length |
-
1994
- 1994-12-19 KR KR1019940035082A patent/KR0138327B1/ko not_active IP Right Cessation
-
1995
- 1995-06-02 US US08/460,032 patent/US5706438A/en not_active Expired - Fee Related
- 1995-06-28 CN CN95107774A patent/CN1105974C/zh not_active Expired - Fee Related
- 1995-07-05 JP JP16985295A patent/JP3454975B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR960025082A (ko) | 1996-07-20 |
| CN1105974C (zh) | 2003-04-16 |
| US5706438A (en) | 1998-01-06 |
| KR0138327B1 (ko) | 1998-06-15 |
| CN1127387A (zh) | 1996-07-24 |
| JP3454975B2 (ja) | 2003-10-06 |
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| R250 | Receipt of annual fees |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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