JPH0817592B2

JPH0817592B2 - 回転制御装置

Info

Publication number: JPH0817592B2
Application number: JP60195058A
Authority: JP
Inventors: 潤一郎田渕
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1985-09-04
Filing date: 1985-09-04
Publication date: 1996-02-21
Anticipated expiration: 2011-02-21
Also published as: JPS6255714A

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明は複数のモータを制御する回転制御装置に関す
る。

（ロ）従来の技術ビデオテープレコーダ（VTR）等が備えるモータの回
転制御を行なうために、デジタルサーボ装置が利用され
る様になっている。

従来のデジタルサーボ装置は、松下テクニカルレポー
トVOL.28,No.3,June,1982の191頁の第25図及び192頁の
第26図に記載されている様に１個のモータに対し、速度
制御と位相制御のために各１個、計２個のカウンタを用
いて構成されている。

次に第９図に示されたブロック図を参照しつつ、従来
の一般的なデジタルサーボ装置について説明する。
（１）は制御されるモータであり、速度検出パルス発生
回路（1a）と位相検出パルス発生回路（1b）を備えてい
る。第１カウンタ（2a）は基準クロック信号発生回路
（３）の出力を計数し、前記速度検出パルス発生回路
（1a）の出力（FGパルス）に同期してその計数値を第1D
/A変換器（3a）へと出力しリセットされる（第10図参
照）。前記第1D/A変換器（3a）のアナログ出力は次のFG
パルスが立上るまで第１サンプルホールド回路（4a）に
保持され速度エラー信号として加算器（５）に入力され
る。一方第２カウンタ（2b）は位相基準信号発生器
（６）の出力（Ｖパルス）に同期して、前記基準クロッ
ク信号発生器（３）の出力信号の計数を開始し、前記位
相検出パルス発生回路（1b）の出力（PGパルス）に同期
して、その計数値を第2D/A変換器（3b）へと出力し、リ
セットされる（第11図参照）。前記第2D/A変換器（3b）
のアナログ出力は次のPGパルスが立上るまで第２サンプ
ルホールド回路（4b）に保持され位相エラー信号として
前記加算器（５）に入力される。前記加算器（５）の出
力はドライブ回路（７）に入力され、前記モータ（１）
を制御する。

ところが前記の様なデジタルサーボ装置を１チップの
マイクロコンピュータを用いて構成する場合、該マイク
ロコンピュータはカウンタを１チップ内に１個あるいは
２個しか内蔵していないのが常であるため、１チップで
せいぜい１個のモータの速度制御、位相制御しか行なう
ことができないという欠点がある。すなわち、複数個の
モータを制御するには、その数に応じて該マイクロコン
ピュータの数を増さなければならなかった。

そこで本願出願人は、先に、１個のカウンタでもって
複数のモータの回転制御を行なうことが可能な構成を提
案している（特願昭59−214954号）。

次にこの構成を説明する。8mm VTRのヘッドモータと
キャプスタンモータ、すなわち２個のモータに対して講
じられたデジタルサーボ装置のブロック図を第12図に示
す。（30）はヘッドモータで、速度検出パルス発生器
（30a）（出力はFGHパルス）と位相検出パルス発生器
（30b）（出力はPGHパルス）を備えている。（31）はキ
ャプスタンモータで、同様に速度検出パルス発生器（31
a）（出力はFGCパルス）と位相検出パルス発生器（31
b）（出力はPGCパルス）を備えている。位相基準信号
（Ｖパルス）として8mm VTRの記録時には映像信号から
垂直同期信号を分離する同期分離回路（32）の出力を分
周器（33）により分周した30Hzの信号を再生時には水晶
発振器（34）の出力を分周器（35）により分周した30Hz
の信号を、記録又は再生モードに応じてスイッチ（36）
より選択し、カウンタ（37）へ入力する。前記カウンタ
（37）は基準クロック信号発生器（38）の信号を計数
し、前記Ｖパルスに同期してリセットされる（第13図参
照）。

各モータの速度制御、位相制御は前記カウンタ（37）
を共用して行なわれる。ヘッドモータ（30）のデジタル
値の速度エラー信号はFGHパルスに同期してカウンタ（3
7）の計数値を順次読み取る２つのラッチ回路（391）
（392）、前記２つのラッチ回路（391）（392）にラッ
チされた値を比較する比較器（40）、FGHパルスとＶパ
ルスを入力とし、Ｖパルスによるカウンタのリセットを
考慮して前記比較器（40）を制御する制御器（41）によ
って作られ、デジタル値の位相エラー信号は、PGHパル
スに同期してカウンタ（37）の計数値を読み取るラッチ
回路（42）によって作られる。一方キャプスタンモータ
（31）のデジタル値の速度エラー信号はFGCパルスに同
期してカウンタ（37）の計数値を順次読み取る２つのラ
ッチ回路（431）（432）にラッチされた値を比較する比
較器（44）、FGCパルスとＶパルスを入力とし、Ｖパル
スによるカウンタのリセットを考慮して、Ｖパルスが発
生した後、次のFGパルスの立上り時においてN₄＋N_M−N₃
を計算する様に、前記比較器（44）を制御する制御器
（45）によって作られ、デジタル値の位相エラー信号
は、PGCパルスに同期してカウンタ（37）の計数値を読
み取るラッチ回路（46）によって作られる。各デジタル
値のエラー信号は、マルチプレクサ（47）、D/A変換器
（48）、デマルチプレクサ（49）を介してアナログ値に
に変換され、各サンプルホールド回路に保持される。す
なわち、比較器（40）の出力はD/A変換され、ヘッドモ
ータ（30）の速度エラー信号として、FGHパルスによっ
て制御されている。サンプルホールド回路（50a）に、
ラッチ回路（42）の出力はD/A変換され、該ヘッドモー
タ（30）の位相エラー信号としてPGHパルスによって制
御されているサンプルホールド回路（50b）に、比較器
（44）の出力はD/A変換され、キャプスタンモータ（3
1）の速度エラー信号として、FGCパルスによって制御さ
れているサンプルホールド回路（51a）に、ラッチ回路
（46）の出力はD/A変換され、該ヘッドモータ（31）の
位相エラー信号として、PGCパルスによって制御されて
いるサンプルホールド回路（51b）にそれぞれ保持され
る。なお、マルチプレクサ（47）、デマルチプレクサ
（49）にはそれぞれFGHパルス、PGHパルス、FGCパル
ス、PGCパルスが制御信号として供給され、各デジタル
値のエラー信号は、時分割によりD/A変換器（48）を共
用する。

サンプルホールド回路（50a）に保持された速度エラ
ー信号とサンプルホールド回路（50b）に保持された位
相エラー信号は共に加算器（52）、ドライブ回路（53）
を介してヘッドモータ（30）の制御を行なう。（54）は
スタータであり、始動時に加算器（52）を介してドライ
ブ回路（53）へとスタート信号を送る。一方サンプルホ
ールド回路（51a）に保持された速度エラー信号とサン
プルホールド回路（51b）に保持された位相エラー信号
は共に加算器（55）、ドライブ回路（56）を介してキャ
プスタンモータ（31）の制御を行なう。（57）はスター
タであり、始動時に加算器（55）を介してドライブ回路
（56）へとスタート信号を送る。ただし、以上は8mm VT
Rの記録時の場合であり、再生時には、キャプスタンモ
ータ（31）の位相エラー信号としてパイロットIC（58）
の出力を用いるため、スイッチ（59）により切換える必
要がある。このパイロットIC（58）は、テープのビデオ
トラックごとに記録されている４つのパイロット信号に
よりトラッキング制御信号を発生させるものである。
尚、このパイロット信号による制御は特開昭53−116120
号に詳述されている。

第13図に、ヘッドモータとキャプスタンモータが夫々
設定速度及び設定位相状態にある場合でのFGHパルス、P
GHパルス、FGCパルス、PGCパルスの出力を示す。それぞ
れ横軸は時間、縦軸は出力の大きさを表わしている。

そして、上記の構成では、基準信号によってリセット
されるカウンタ（37）の出力をFG信号、PG信号のタイミ
ングでラッチする。速度制御では、２つの連続するFG信
号のタイミングでラッチされたカウンタ（37）のデータ
を比較する。位相制御では、基準信号と同周期のPGパル
スでカウンタ（37）のデータをラッチして利用する。

上記の如き構成はマイクロコンピュータを用いて構成
するのに適している。つまり、カウンタを１個備えてい
ればよいからである。そして、カウンタ（37）データの
ラッチ、比較処理等はソフト的に処理される。

マイクロコンピュータを用いてデジタルサーボ装置と
構成する場合、処理はプログラムに従って行なわれる。
そこで、各FG信号、PG信号の位相が同じになってはいけ
ない。つまり、シリンダモータのFG信号とキャプスタン
モータのFG信号とが同時に、又は非常に近接して発生し
たとき、先に入力された信号又は優先順位の高い信号に
関する処理が行なわれ、終了するまで他の信号に関する
処理は行なわれない。従い他の信号については信号タイ
ミングが遅れたものと同じことになり、作成された誤差
信号は誤差を有していることになる。

実際のVTRについて、上記の位相関係について考えて
みる。記録時においては、キャプスタンモータは正確に
ある速度で回転さえすればよいのでFG信号の周波数を適
当に選択すれば、FG信号、PG信号が同時にマイクロコン
ピュータに入力されることを防ぐことができる。

ところが再生時には、トラッキング制御が行なわれる
ために、基準信号に対するキャプスタンモータの位相が
固定できないので、FG信号、PG信号がマイクロコンピュ
ータに同時に又は非常に接近して入力される可能性があ
る。

（ハ）発明が解決しようとする問題点すなわち、２つのモータのFG信号、PG信号がマイクロ
コンピュータに同時に入力され、作成される誤差信号に
誤差が含まれて、モータ回転制御に誤りが生じるおそれ
がある。

（ニ）問題点を解決するための手段本発明では、基準クロック信号を計数しかつ位相基準
信号によってリセット又はプリセットされるカウンタ
と、第１のFG信号を入力として、このFG信号のタイミン
グの前記カウンタの計数値に基づいて第１速度誤差信号
を作成する手段と、第２のFG信号を入力としてこの第２
のFG信号のタイミングの前記カウンタの計数値を記憶す
るインプットキャプチャレジスタと、前記インプットキ
ャプチャレジスタの記憶値に基づいて第２速度誤差信号
を作成する手段と、前記第１速度誤差信号作成手段の処
理を前記第２速度誤差信号作成手段の処理よりも優先さ
せ、第２速度誤差信号作成手段の処理を待機せしめる手
段とを備えている。

（ホ）作用第２のFG信号に関しては、カウンタの計数値がインプ
ットキャプチャレジスタに記憶されているので、第1FG
信号に関する処理が優先されても、第2FG信号に基づく
速度誤差信号に誤差は生じない。

（ヘ）実施例以下に本発明の実施例を説明する。

第２図は実施例を示すブロック図である。（100）は
マイクロコンピュータでありHD6301を使用している。
（101）はヘッドモータ、（102）はキャプスタンモー
タ、（101a）はヘッドモータ（101）のFG信号検出手
段、（102a）はキャプスタンモータ（102）のFG信号検
出手段である。

（103）〜（106）はマイクロコンピュータ（100）か
らの出力をD/A変換する第１〜第4D/Aコンバータ、（10
7）は第１、第2D/Aコンバータ（103）（104）出力の加
算器、（108）は第１位相補償回路、（109）は第３、第
4D/Aコンバータ（105）（106）出力の加算器、（110）
は第２位相補償回路である。

（111）はATFエラー信号の入力端子であり、D/Aコン
バータ（106）出力とATFエラー信号とが記録モードか、
再生モードかに応じて、切換スイッチ（112）により選
択される。

マイクロコンピュータ（100）には、RAM（113）ROM
（114）、CPU（115）、出力ポート（116）（117）（11
8）（119）、16ビットタイマカウンタ（120）、インプ
ットキャプチャレジスタ（121）、アウトプットコンベ
アレジスタ１、２（122）（123）、データバス（124）
等を備えている。

このマイクロコンピュータ（100）は３本の外部割り
込み（NMI、IRQ₁、IRQ₂）と７本の内部割り込みを備え
ている。そして、位相基準信号（記録時には映像信号の
垂直同期信号、再生時には30Hzの基準信号）がNMI（ノ
ンマスカラブルインタラプト）端子（125）に、ヘッド
モータ（107）のFG信号はIRQ₁（インタラプトリクエス
ト１）端子（126）に、キャプスタンモータ（102）のFG
信号はICI（インプットキャプチャインタラプト）端子
（127）（P_2-0,9番ピン）に入力される。又、比較手段
（128）（129）出力によるOCI（アウトプットコンベア
インタラプト）もある。

尚、割り込みは周知の如く、ハードウェア的に行なわ
れるものであり、又、種々の割り込みには優先順位が定
められている。HD6301Xでは上述の割り込みのうちNMIが
最も優先され、IRQ₁、ICI、OCIの順となっている。又、
割り込みが指示されたとき、マイクロコンピュータがす
でに割り込み動作中である場合には、この動作が終了し
てから新しい割り込み動作が行なわれる様になってい
る。

このマイクロコンピュータ（100）において、ICI端子
（127）のレベルが変化（変化の方向はプログラムで設
定できる）するとタイマカウンタ（基準クロック信号を
計数するフリーランカウンタ）（120）のその時点での
計数値がインプットキャプチャレジスタ（121）に保持
される。同時にICIの割り込み要求も行なわれる。

アウトプットコンベアインタラプト（OCI）は、プロ
グラムで設定されたアウトプットコンベアレジスタ１、
２（OCR1、２）（122）（123）の値とタイマカウンタ
（120）の内容が一致したときに割り込み要求が内部で
発生するものである。

次に動作を説明する。第３図〜第７図にフローチャー
トを示す。第８図は動作説明のための波形図である。マ
イクロコンピュータ（100）が初期設定されると、マイ
クロコンピュータ（100）は割り込み待ち状態となる。
そして割り込み要求が行なわれると対応する処理が行な
われ、処理が終了すると再び割り込み待ち状態となる。

端子（125）に入力される位相基準信号（第８図
（ｂ）が立下るとNMIが要求される。そしてタイマカウ
ンタ（120）が所定値に設定され（実施例ではリセッ
ト、第８図（ａ））、IRQ₁、ICIを許可するとともにマ
スクデータをOCR1（122）に設定する。

IRQ₁端子（126）にヘッドモータのFG信号（Ｃ）が入
力されるとIRQ₁の割り込みが要求される。このとき、タ
イマカウンタ（120）のデータと一つ前のFG信号でのタ
イマカウンタ（120）のデータ（RAM（113）に記憶され
ている）とが読み出され、両者の間で演算が行なわれ
て、速度誤差信号が作成され、ポートＡ（116）に出力
される。そして今回のデータをRAMに記憶させて、次回
の処理に備える。

位相誤差信号の作成はFG信号とPG信号が所定の関係に
あることを利用している。つまり、FG信号を所定のタイ
ミングで分周した信号をPG信号として利用できる。そこ
で、第２図には示されていないが、マイクロコンピュー
タ（100）のある入力ポートにヘッドモータ（101）から
のPG信号を入力しておき、IRQ₁の要求があったとき、こ
の入力ポートにPG信号が入力されていれば、このときの
タイマカウンタ（120）のデータを位相誤差信号として
ポートＢ（117）に出力する様にしている。位相誤差信
号の作成には、別の割り込み（IRQ₂）を利用してもよ
い。

速度誤差信号、位相誤差信号の作成出力が行なわれる
とICIを許可し、OCR2（123）に次のマスクデータを設定
して割り込み待ち状態に戻る。

ICI端子（127）にキャプスタンFG信号（ｈ）が入力さ
れると、前述の様にタイマカウンタ（120）のデータがI
CR（121）に保持されるとともに、他の割り込み動作が
行なわれていなければ、ICIの割り込みが実行される。
そして、ICR（121）のデータとRAM（113）のデータに基
づいて速度誤差信号を作成し、ポートＣ（118）に出力
する。又、RAM（113）にICR（121）のデータを次回の処
理のため記憶せしめる。位相誤差信号は記録時にのみ利
用される。そこで、FG信号を所定回数分周して利用す
る。所定回数目のFG信号が入力されたときのICR（121）
のデータに基づいて位相誤差信号が作成され、ポートＤ
（119）に出力する。

ICI（127）端子に、キャプスタンモータ（102）のFG
信号（ｈ）が入力されたときに、マイクロコンピュータ
（100）が他の割り込み動作中である場合には動作終了
まで割り込みが待機される。しかし、FG信号（ｈ）のタ
イミングでのカウンタ（120）のデータはICR（121）に
保持されているので、前の割り込み動作終了後にICIの
割り込み動作が行なわれても速度誤差信号は正しく作成
される。

さて、以上の説明では位相基準信号（ｂ）、ヘッドモ
ータ（101）のFG信号（ｃ）よりも後にキャプスタンモ
ータ（102）のFG信号（ｈ）が発生する場合について説
明した。しかし、キャプスタンモータ（102）のFG信号
（ｈ）が上記両信号（ｂ）（ｃ）よりも少し早いタイミ
ングでマイクロコンピュータ（100）に入力されるとICI
割り込み処理が終了するまで他の割り込み処理は待機し
なければならない。この場合には不都合が生じる。

そこで、ICI割り込み処理に要する時間（例えば300〜
500μsec）（又は少し長い時間）だけ位相基準信号
（ｂ）、ヘッドモータFG信号（ｃ）より先行する期間、
ICIの割り込みをマスクする。

このマスク動作にはOCR1、２（122）（123）とOCIを
利用する。NMI処理において、OCR1（122）に計数値Ａを
設定しておくと、タイマカウンタ（120）のデータがＡ
と等しくなるたびにOCIが要求される（第８図
（ｄ））。そして第７図の如く、IRQ₁、ICIが禁止され
ることになる。

一方、IRQ₁の処理では次のIRQ₁の割り込みタイミング
より前の所定データをOCR2（123）に設定する。する
と、タイマカウンタ（120）の内容とOCR2（123）の内容
とが一致するたびにOCIが要求されることになって（第
８図（ｆ））、ICIが禁止される。

禁止された割り込み処理は、NMI、IRQ₁の処理が終了
することによって再び許可される様になっている（第
４、第５図）。

従って、割り込みの優先順位及びOCR1、２（122）（1
23）を用いたマスク処理によって、IRQ₁の割り込みは第
８図（ｄ）がＨレベル期間マスクされ、ICIの割り込み
は第８図（ｄ）（ｇ）のＨレベル期間マスクされること
になる。OCIのないマイクロコンピュータを用いる場合
には他の優先手段を設ければよい。

尚、キャプスタンモータ（102）のFG信号（ｈ）がICI
端子（127）に供給されるのは、シリンダモータ（101）
の回転は位相基準信号（ｂ）に対してロックする様に制
御されるが、キャプスタンモータ（102）の回転位相は
トラッキング制御のため変動するからである。

又、以上の実施例はFG信号での処理であったがPG信号
であっても適用できる。又、位相誤差、速度誤差信号に
ついてもマイクロコンピュータ内で加算し、プログラム
によるデジタルフィルタを介して出力することも考えら
れる。

以上のマイクロコンピュータ（100）の動作を機能で
とらえてブロック図で表わすと第１図の様になる。タイ
マカウンタ（150）は基準クロック信号を計数し、基準
位相信号のタイミングでリセット又はプリセットされ
る。（151）は第１の回転検出信号（第1FG信号つまりヘ
ッドモータのFG信号のタイミングでタイマカウンタの計
数値に基づき第１回転制御信号（第１速度誤差信号）を
作成する手段である。（152）は第２の回転検出信号
（第2FG信号つまりキャプスタンモータのFG信号）のタ
イミングでタイマカウンタ（150）の計数値を記憶する
インプットキャプチャレジスタ、（153）は第２の回転
検出信号を入力してインプットキャプチャレジスタ（15
2）の記憶値に基づいて第２回転制御信号（第２速度誤
差信号）を作成する手段、（154）は第１回転制御信号
作成手段（151）の処理を第２回転制御信号作成手段（1
52）の処理よりも優先させ、第２回転制御信号作成手段
（152）の処理を待機せしめる優先手段である。

（ト）発明の効果以上述べた様に本発明によれば、２つ以上のモータの
回転を制御する回転制御装置において、優先して処理さ
れるモータの回転検出信号（PG信号、FG信号）と、他の
モータの回転検出信号とが重なったり近接して発生した
場合でも、他のモータの計数値はインプットキャプチャ
レジスタに記憶されているので、誤差信号に誤差が生じ
るおそれがないので効果がある。

【図面の簡単な説明】

第１図は本発明の機能ブロック図、第２図は実施例の回
路ブロック図、第３図、第４図、第５図、第６図、第７
図はフローチャート、第８図は動作を示す図、第９図、
第12図は従来例を示す回路ブロック図、第10図、第11
図、第13図は従来例の波形図である。（150）……カウンタ、（151）……第１誤差信号作成手
段、（152）……インプットキャプチャレジスタ、（15
3）……第２誤差信号作成手段、（154）……優先手段。

Claims

【特許請求の範囲】

【請求項１】第１の回転部材を駆動する第１モータと、
第２の回転部材を駆動する第２モータを有する電子機器
に用いる回転制御装置であって、基準クロック信号を計数するカウンタと、前記第１モータの回転に応じて第１回転検出信号を発生
する第１回転検出信号発生手段と、前記第２モータの回転に応じて第２回転検出信号を発生
する第２回転検出信号発生手段と、該第２回転検出信号を発生タイミングでの前記カウンタ
の計数値を記憶するインプットキャプチャレジスタと、前記第１回転検出信号を入力としてこの第１回転検出信
号の発生タイミングでの前記カウンタの計数値に基づい
て前記第１モータの回転制御を行う第１誤差信号を作成
する第１誤差信号作成処理と、前記インプットキャプチ
ャレジスタの記憶値に基づいて前記第２モータの回転制
御を行う第２誤差信号を作成する第２誤差信号作成処理
を択一的に実行する単一のマイクロコンピュータと、前記第１誤差信号作成処理を前記第２誤差信号作成処理
よりも優先させて、前記第１誤差信号作成処理中には、
前記第２誤差信号作成処理を待機せしめることを特徴と
する回転制御装置。