JPH0817581B2 - パワーインバータの駆動回路及びそれを集積化した混成集積回路 - Google Patents
パワーインバータの駆動回路及びそれを集積化した混成集積回路Info
- Publication number
- JPH0817581B2 JPH0817581B2 JP9421388A JP9421388A JPH0817581B2 JP H0817581 B2 JPH0817581 B2 JP H0817581B2 JP 9421388 A JP9421388 A JP 9421388A JP 9421388 A JP9421388 A JP 9421388A JP H0817581 B2 JPH0817581 B2 JP H0817581B2
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- Japan
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- power inverter
- base
- hybrid integrated
- integrated circuit
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- Design And Manufacture Of Integrated Circuits (AREA)
- Photo Coupler, Interrupter, Optical-To-Optical Conversion Devices (AREA)
- Inverter Devices (AREA)
Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は混成集積回路に関し、特にトランジスタで構
成されたパワーインバータICが集積化された混成集積回
路に関する。
成されたパワーインバータICが集積化された混成集積回
路に関する。
（ロ）従来の技術 大容量トランジスタがたやすく入手できる現在では、
交流を直流に変換した後更に任意の周波数の交流を作り
出すインバータ装置には、従来のサイリスタに代って主
回路にトランジスタを使用されることが多い。トランジ
スタはサイリスタに比べオン（ON），オフ（OFF）の制
御が容易で、効率的にもより優れたインバータを構成で
きる。
交流を直流に変換した後更に任意の周波数の交流を作り
出すインバータ装置には、従来のサイリスタに代って主
回路にトランジスタを使用されることが多い。トランジ
スタはサイリスタに比べオン（ON），オフ（OFF）の制
御が容易で、効率的にもより優れたインバータを構成で
きる。
しかしトランジスタのベースをドライブするベースド
ライブ回路の設計には、効率はもとより信頼性等も左右
する要素を持っており難しい。
ライブ回路の設計には、効率はもとより信頼性等も左右
する要素を持っており難しい。
第３図は、トランジスタインバータの構成を示す略線
図である。
図である。
交流電源（21）からの交流を整流回路（22）により直
流に変換した後、Q1〜Q4の４個のトランジスタを直流電
源間にブリッジ状に接続する。負荷（23）はトランジス
タQ1とQ3およびトランジスタQ2とQ4の接続点に結線され
る。
流に変換した後、Q1〜Q4の４個のトランジスタを直流電
源間にブリッジ状に接続する。負荷（23）はトランジス
タQ1とQ3およびトランジスタQ2とQ4の接続点に結線され
る。
このような構成において、トランジスタQ1とQ2および
トランジスタQ3とQ4をおのおの１組として交互にベース
信号を供給すれば、負荷（23）には交流が印加され、負
荷（13）が駆動される。
トランジスタQ3とQ4をおのおの１組として交互にベース
信号を供給すれば、負荷（23）には交流が印加され、負
荷（13）が駆動される。
上述したインバータ回路は第４図に示す如く、波形発
生部（24）から所定のパルス信号が発生され、そのパル
ス信号によってフォトカプラ（25）、駆動段（26）を介
してパワー段（27）に接続された負荷を駆動させる。
生部（24）から所定のパルス信号が発生され、そのパル
ス信号によってフォトカプラ（25）、駆動段（26）を介
してパワー段（27）に接続された負荷を駆動させる。
この様なインバータ回路では普通、例えば第３図で示
すなら、トランジスタQ1,Q2の同時オンを防止するため
に波形発生部（24）によって所定間隔の禁止帯を有した
パルス信号がフォトカプラ（25）に印加される。
すなら、トランジスタQ1,Q2の同時オンを防止するため
に波形発生部（24）によって所定間隔の禁止帯を有した
パルス信号がフォトカプラ（25）に印加される。
（ハ）発明が解決しようとする課題 普通トランジスタで構成されるパワーインバータでは
トランジスタQ1,Q2の同時オンを防止するために必らず
禁止帯なるものが設定されている。禁止帯は回路設計
上、例えばマイコン等によって、正確に設計されている
（第５図Ａ参照）。この場合、トランジスタの電流波形
は第５図Ｂに示す如く、禁止帯によってオン・オフの遅
れが生じても重ならず同時オンとなることがない。しか
しながら、フォトカプラ、駆動段、及びパワー段に使用
する素子のバラツキによって第５図Ｃに示す如く、同時
オンとなり素子に過大電流が流れ破壊されたり、あるい
は第５図Ｄに示す如く、逆に動作オフ状態が長くなり効
率の低下や、ノイズ発生の原因をもたらし性能的、信頼
性に大きな問題点があった。
トランジスタQ1,Q2の同時オンを防止するために必らず
禁止帯なるものが設定されている。禁止帯は回路設計
上、例えばマイコン等によって、正確に設計されている
（第５図Ａ参照）。この場合、トランジスタの電流波形
は第５図Ｂに示す如く、禁止帯によってオン・オフの遅
れが生じても重ならず同時オンとなることがない。しか
しながら、フォトカプラ、駆動段、及びパワー段に使用
する素子のバラツキによって第５図Ｃに示す如く、同時
オンとなり素子に過大電流が流れ破壊されたり、あるい
は第５図Ｄに示す如く、逆に動作オフ状態が長くなり効
率の低下や、ノイズ発生の原因をもたらし性能的、信頼
性に大きな問題点があった。
（ニ）課題を解決するための手段 本発明は上述した問題点に鑑みて為されたものであ
り、同一基板にフォトカプラを備えた駆動段と大電流を
出力するパワー段とからなるパワーインバータICが形成
された混成集積回路において、前記フォトカプラの入力
に対するスレッシュホールドレベルを調整し、混成集積
回路本体で前記パワーインバータICの上下相のトランジ
スタのスイッチング遅れを所定の間隔で設定して解決す
る。
り、同一基板にフォトカプラを備えた駆動段と大電流を
出力するパワー段とからなるパワーインバータICが形成
された混成集積回路において、前記フォトカプラの入力
に対するスレッシュホールドレベルを調整し、混成集積
回路本体で前記パワーインバータICの上下相のトランジ
スタのスイッチング遅れを所定の間隔で設定して解決す
る。
（ホ）作用 この様に本発明では、混成集積回路本体、即ち、同一
基板上にパワーインバータICを形成したのち、パワーイ
ンバータIC内部でスイッチング遅れ時間を所定値に設定
することができるので、素子のバラツキに関係すること
なくトランジスタパワーインバータICを提供することが
できる。
基板上にパワーインバータICを形成したのち、パワーイ
ンバータIC内部でスイッチング遅れ時間を所定値に設定
することができるので、素子のバラツキに関係すること
なくトランジスタパワーインバータICを提供することが
できる。
（ヘ）実施例 以下に第１図に示した実施例に基づいて本発明を詳細
に説明する。
に説明する。
第１図は基板（10）上に駆動段とパワー段とから成る
パワーインバータICを構成した要部平面図であり、基板
（10）には放熱性、機械的に優れた金属基板が用いられ
るものとする。金属基板（10）にはアルミニウム基板が
用いられ、その表面は周知の陽極酸化技術により酸化ア
ルミニウム膜が形成されている。酸化アルミニウム膜が
形成された金属基板（10）の一主面には図示されない
が、エポキシ、あるいはポリイミド樹脂等の接着性を有
する絶縁樹脂層を介して所望の形状の導電路（11）が形
成され、その導電路（11）上には複数の半導体素子が固
着されパワー段に出力信号を印加するための駆動段と大
電流を出力するためのパワー段とが形成される。駆動段
を構成する半導体素子の第１乃至第３のトランジスタ
（１）（２）（３）、抵抗R1,R2,R5及びコンデンサC1,C
2はチップ部品が用いられ、抵抗R4,R6にはニッケルある
いはカーボン等のペーストを用いた印刷抵抗が用いられ
る。また、導電路（11）上にはフォトカプラ（５）、大
電流を出力するパワー段用の第４のトランジスタ（４）
が固着され、近傍の導電路（11）とワイヤでボンディン
グ接続され、所定の出力を有したパワーインバータ用の
混成集積回路となされる。
パワーインバータICを構成した要部平面図であり、基板
（10）には放熱性、機械的に優れた金属基板が用いられ
るものとする。金属基板（10）にはアルミニウム基板が
用いられ、その表面は周知の陽極酸化技術により酸化ア
ルミニウム膜が形成されている。酸化アルミニウム膜が
形成された金属基板（10）の一主面には図示されない
が、エポキシ、あるいはポリイミド樹脂等の接着性を有
する絶縁樹脂層を介して所望の形状の導電路（11）が形
成され、その導電路（11）上には複数の半導体素子が固
着されパワー段に出力信号を印加するための駆動段と大
電流を出力するためのパワー段とが形成される。駆動段
を構成する半導体素子の第１乃至第３のトランジスタ
（１）（２）（３）、抵抗R1,R2,R5及びコンデンサC1,C
2はチップ部品が用いられ、抵抗R4,R6にはニッケルある
いはカーボン等のペーストを用いた印刷抵抗が用いられ
る。また、導電路（11）上にはフォトカプラ（５）、大
電流を出力するパワー段用の第４のトランジスタ（４）
が固着され、近傍の導電路（11）とワイヤでボンディン
グ接続され、所定の出力を有したパワーインバータ用の
混成集積回路となされる。
本発明の特徴とするところは、パワーインバータ用の
混成集積回路を形成した後、フォトカプラ（５）の入力
に対するスレッシュホールドレベルを調整し、パワーイ
ンバータIC、特にトランジスタで構成されたパワーイン
バータIC内部のスイッチング遅れ時間を混成集積回路本
体で調整するところにある。
混成集積回路を形成した後、フォトカプラ（５）の入力
に対するスレッシュホールドレベルを調整し、パワーイ
ンバータIC、特にトランジスタで構成されたパワーイン
バータIC内部のスイッチング遅れ時間を混成集積回路本
体で調整するところにある。
ここで本実施例のインバータICの動作を第２図を用い
て簡単に説明する。
て簡単に説明する。
（６）（６）は制御回路からの信号が入力される入力
端子、（５）はフォトカプラ、（３）は入力信号により
オン・オフされる第３のトランジスタ、 はスレッシ
ュホールドレベルを調整する抵抗R6、（１）はパワー段
の第４のトランジスタ（４）にベース電流を流し込むた
めの第１のトランジスタ、（８）は第１のトランジスタ
（１）のベース電流の立上り波形を滑らかにするための
コンデンサＣ、（２）は逆バイアスのスイッチングスピ
ードを早めるための第２のトランジスタ、（９）はダイ
オードである。
端子、（５）はフォトカプラ、（３）は入力信号により
オン・オフされる第３のトランジスタ、 はスレッシ
ュホールドレベルを調整する抵抗R6、（１）はパワー段
の第４のトランジスタ（４）にベース電流を流し込むた
めの第１のトランジスタ、（８）は第１のトランジスタ
（１）のベース電流の立上り波形を滑らかにするための
コンデンサＣ、（２）は逆バイアスのスイッチングスピ
ードを早めるための第２のトランジスタ、（９）はダイ
オードである。
所定の制御回路で得られたパルス信号は入力端子
（６）（６）のパルス入力としてフォトカプラ（５）を
通して絶縁した後、パルス増幅回路に導かれる。フォト
カプラ（５）から入力されたパルス信号は第１のトラン
ジスタ（１）のベース電流を吸い込み、第１のトランジ
スタ（１）をONさせる。一方、入力パルス信号は第３の
トランジスタ（３）のベースに印加される。このとき第
２のトランジスタ（２）のベース、エミッタ間の電位は
略ゼロとなるため、第２のトランジスタ（２）はオフと
なる。このためパワー段の第４のトランジスタ（４）の
ベースに供給されるベース順電流は第１のトランジスタ
（１）によって供給され、ダイオードＤを通って流れ
る。このとき、ダイオードＤと並列に接続されたコンデ
ンサC2に電荷が充電される。トランジスタ（１）のベー
ス、コレクタ間にコンデンサC1（８）を接続すると第１
のトランジスタ（１）のスイッチングオン時の速度を遅
らせることができるため立上り波形を滑らかにすること
ができる。
（６）（６）のパルス入力としてフォトカプラ（５）を
通して絶縁した後、パルス増幅回路に導かれる。フォト
カプラ（５）から入力されたパルス信号は第１のトラン
ジスタ（１）のベース電流を吸い込み、第１のトランジ
スタ（１）をONさせる。一方、入力パルス信号は第３の
トランジスタ（３）のベースに印加される。このとき第
２のトランジスタ（２）のベース、エミッタ間の電位は
略ゼロとなるため、第２のトランジスタ（２）はオフと
なる。このためパワー段の第４のトランジスタ（４）の
ベースに供給されるベース順電流は第１のトランジスタ
（１）によって供給され、ダイオードＤを通って流れ
る。このとき、ダイオードＤと並列に接続されたコンデ
ンサC2に電荷が充電される。トランジスタ（１）のベー
ス、コレクタ間にコンデンサC1（８）を接続すると第１
のトランジスタ（１）のスイッチングオン時の速度を遅
らせることができるため立上り波形を滑らかにすること
ができる。
一方フォトカプラ（５）からのパルス信号がオフされ
ると、第１のトランジスタ（１）はオフされ第４のトラ
ンジスタ（４）のベース電流が遮断される。一方、第２
のトランジスタ（２）のベースには抵抗R5を介してベー
ス電流が供給されオンとなり、コンデンサC2（９）に充
電された電荷が第４のトランジスタ（４）を介して第２
のトランジスタ（２）に流れるため、第４のトランジス
タ（４）のスイッチングスピードが早くなる。なお、駆
動回路の電源は端子（７）（７）から所定の電圧、例え
ば6Vの電源が用いられているものとする。
ると、第１のトランジスタ（１）はオフされ第４のトラ
ンジスタ（４）のベース電流が遮断される。一方、第２
のトランジスタ（２）のベースには抵抗R5を介してベー
ス電流が供給されオンとなり、コンデンサC2（９）に充
電された電荷が第４のトランジスタ（４）を介して第２
のトランジスタ（２）に流れるため、第４のトランジス
タ（４）のスイッチングスピードが早くなる。なお、駆
動回路の電源は端子（７）（７）から所定の電圧、例え
ば6Vの電源が用いられているものとする。
上述したフォトカプラ（５）の入力に対するスレッシ
ュホールドレベルを調整するには、第３のトランジスタ
（３）をバイアスする抵抗R6を用いて行う。即ち、抵抗
R6は印刷抵抗によって形成されているのでその印刷抵抗
R6をトリミングして所望の値に設定する。更に詳しく述
れば、インバータICの入力波形と出力波形との遅れをカ
ウンターを用いて読みながら、印刷抵抗R6をトリミング
する。トリミングとしてはレーザあるいはエンドミル等
のドリルによって行われる。この場合、印刷抵抗R6の抵
抗値はあらかじめ小さく設定しておく必要がある。
ュホールドレベルを調整するには、第３のトランジスタ
（３）をバイアスする抵抗R6を用いて行う。即ち、抵抗
R6は印刷抵抗によって形成されているのでその印刷抵抗
R6をトリミングして所望の値に設定する。更に詳しく述
れば、インバータICの入力波形と出力波形との遅れをカ
ウンターを用いて読みながら、印刷抵抗R6をトリミング
する。トリミングとしてはレーザあるいはエンドミル等
のドリルによって行われる。この場合、印刷抵抗R6の抵
抗値はあらかじめ小さく設定しておく必要がある。
斯る本発明ではスイッチング時間のオン・オフの遅れ
を一定で且つ所定値に設定することができることによ
り、半導体素子のバラツキに関係することなく禁止帯を
外部設定しなくてよい。
を一定で且つ所定値に設定することができることによ
り、半導体素子のバラツキに関係することなく禁止帯を
外部設定しなくてよい。
（ト）発明の効果 以上に詳述した如く、本発明に依れば、フォトカプラ
の入力に対するスレッシュホールドレベルを調整するこ
とにより、混成集積回路本体でパワーインバータICのス
イッチングの遅れを設定することができるので基板上に
固着する半導体素子のバラツキに関係することなく安定
した動作が確保することができ信頼性が著しく向上する
利点を有する。
の入力に対するスレッシュホールドレベルを調整するこ
とにより、混成集積回路本体でパワーインバータICのス
イッチングの遅れを設定することができるので基板上に
固着する半導体素子のバラツキに関係することなく安定
した動作が確保することができ信頼性が著しく向上する
利点を有する。
また、本発明ではスイッチング遅れ時間を混成集積回
路とした後所定の値に設定することができるため、禁止
帯を作るためのマイコン等の素子を削除することができ
るものである。
路とした後所定の値に設定することができるため、禁止
帯を作るためのマイコン等の素子を削除することができ
るものである。
第１図は本発明の実施例を示す平面図、第２図は本実施
例に用いたパワーインバータICの接続図、第３図はトラ
ンジスタインバータの構成を示す略線図、第４図は制御
系を表わすブロック図、第５図は波形図である。 （１）乃至（４）……第１乃至第４のトランジスタ、
（５）……フォトカプラ、（８）……コンデンサ、
（９）……ダイオード、（10）……基板、（11）……導
電路。
例に用いたパワーインバータICの接続図、第３図はトラ
ンジスタインバータの構成を示す略線図、第４図は制御
系を表わすブロック図、第５図は波形図である。 （１）乃至（４）……第１乃至第４のトランジスタ、
（５）……フォトカプラ、（８）……コンデンサ、
（９）……ダイオード、（10）……基板、（11）……導
電路。
Claims (4)
- 【請求項１】同一基板上にフォトカプラーを備えた駆動
段と大電流を出力するパワー段とからなるパワーインバ
ータICが形成された混成集積回路において、 前記フォトカプラーの入力に対するスレッシュホールド
レベルを、前記基板上に形成された前記駆動段のトリミ
ングされた印刷抵抗体により調整し、前記パワーインバ
ターICの上下相のトランジスタのスイッチング遅れを所
定の間隔で設定したことを特徴とする混成集積回路。 - 【請求項２】前記抵抗体はカーボンあるいはニッケルメ
ッキ低抗体であることを特徴とする請求項１記載の混成
集積回路。 - 【請求項３】前記基板は絶縁処理された金属基板である
ことを特徴とする請求項１記載の混成集積回路。 - 【請求項４】基板上に形成されるパワーインバータIC
は、制御回路からの入力に応動する第３のNPN形のトラ
ンジスタと、前記第３のトランジスタの後段に設けられ
た相補的な第1,第２のトランジスタとを備え、 前記制御回路から前記第１のPNP形トランジスタのベー
スが接続され、前記第３のトランジスタのコレクタと前
記第２のNPN形トランジスタのべーすが接続され、前記
第１及び第２のトランジスタのコレクタ相互が第２の抵
抗を経て接続され、ベース電流の立上がり波形を滑らか
にするために前記第１のトランジスタのベース、エミッ
タ間にコンデンサが接続され、前記第２の抵抗と前記第
２のトランジスタとの接続点をパワー段の第４のトラン
ジスタのベースに接続し、前記第４のトランジスタのエ
ミッタにダイオードを直列に接続し、前記ダイオードの
両端にコンデンサを接続してなることを特徴とするパワ
ーインバータの駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9421388A JPH0817581B2 (ja) | 1988-04-15 | 1988-04-15 | パワーインバータの駆動回路及びそれを集積化した混成集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9421388A JPH0817581B2 (ja) | 1988-04-15 | 1988-04-15 | パワーインバータの駆動回路及びそれを集積化した混成集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01268459A JPH01268459A (ja) | 1989-10-26 |
| JPH0817581B2 true JPH0817581B2 (ja) | 1996-02-21 |
Family
ID=14104038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9421388A Expired - Lifetime JPH0817581B2 (ja) | 1988-04-15 | 1988-04-15 | パワーインバータの駆動回路及びそれを集積化した混成集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0817581B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0758757B2 (ja) * | 1989-11-15 | 1995-06-21 | 三洋電機株式会社 | 混成集積回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59156164A (ja) * | 1983-02-23 | 1984-09-05 | Fuji Electric Co Ltd | トランジスタのベ−ス駆動回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6241596Y2 (ja) * | 1980-11-28 | 1987-10-24 |
-
1988
- 1988-04-15 JP JP9421388A patent/JPH0817581B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59156164A (ja) * | 1983-02-23 | 1984-09-05 | Fuji Electric Co Ltd | トランジスタのベ−ス駆動回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01268459A (ja) | 1989-10-26 |
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