JPH0817240B2 - 半導体積層構造 - Google Patents
半導体積層構造Info
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- JPH0817240B2 JPH0817240B2 JP32679988A JP32679988A JPH0817240B2 JP H0817240 B2 JPH0817240 B2 JP H0817240B2 JP 32679988 A JP32679988 A JP 32679988A JP 32679988 A JP32679988 A JP 32679988A JP H0817240 B2 JPH0817240 B2 JP H0817240B2
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- doped
- layer
- iii
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、超高速FETおよび高周波数FET等に用いられ
る半導体の積層構造に関するものである。
る半導体の積層構造に関するものである。
（従来の技術） 従来、半導体素子に用いられる積層構造は、２種の半
導体よりなり、その界面における伝導帯下端のエネルギ
ー値の低い方、または価電子帯上端のエネルギー値の高
い法（以下高純度層と呼ぶ）の界面付近に形成される擬
三角ポテンシャルに、もう一方の半導体（以下キャリヤ
供給層と呼ぶ）にドープされた不純物より供給された電
子またはホールを蓄積されることを利用してきた。そし
て各半導体の、内部電界を考慮しない際の伝導帯下端ま
たは価電子帯上端のエネルギー値は積層方向に関して一
定であった。（この１例は、ジャパニーズジャーナルオ
ブアプライドフィジックス［Jpn.J of Appl.Phys.,19
（1980）L255］に報告されている）。
導体よりなり、その界面における伝導帯下端のエネルギ
ー値の低い方、または価電子帯上端のエネルギー値の高
い法（以下高純度層と呼ぶ）の界面付近に形成される擬
三角ポテンシャルに、もう一方の半導体（以下キャリヤ
供給層と呼ぶ）にドープされた不純物より供給された電
子またはホールを蓄積されることを利用してきた。そし
て各半導体の、内部電界を考慮しない際の伝導帯下端ま
たは価電子帯上端のエネルギー値は積層方向に関して一
定であった。（この１例は、ジャパニーズジャーナルオ
ブアプライドフィジックス［Jpn.J of Appl.Phys.,19
（1980）L255］に報告されている）。
（発明が解決しようとする問題点） この時、高純度層内の、キャリヤ供給層との界面付近
に存在するキャリヤは、量子力学的に考えればその波動
関数はキャリヤ供給層内にまで浸み込んでいるため、キ
ャリヤ供給層内のイオン化した不純物により散乱を受け
る。このため、高純度層とキャリヤ供給層内の間に、不
純物のドーピングはなく、キャリヤ供給層と同じバンド
構造を有するスペーサ層を挿入することが広く利用され
ている。しかし、このスペーサ層は薄すぎるとその効果
がなく、厚すぎるとキャリヤ供給層から高純度層へ十分
なキャリヤが供給できないという問題があった。
に存在するキャリヤは、量子力学的に考えればその波動
関数はキャリヤ供給層内にまで浸み込んでいるため、キ
ャリヤ供給層内のイオン化した不純物により散乱を受け
る。このため、高純度層とキャリヤ供給層内の間に、不
純物のドーピングはなく、キャリヤ供給層と同じバンド
構造を有するスペーサ層を挿入することが広く利用され
ている。しかし、このスペーサ層は薄すぎるとその効果
がなく、厚すぎるとキャリヤ供給層から高純度層へ十分
なキャリヤが供給できないという問題があった。
（問題を解決するための手段） 第１の発明による半導体積層構造は、III−Ｖ族化合
物半導体基板の面方位（111）Ｂ面上に順次積層された
第１、第２、第３のIII−Ｖ族化合物半導体による３層
構造よりなり、真空準位より考えた第２の半導体の伝導
帯下端のエネルギー値が、第１及び第３の半導体におけ
る同エネルギー値と比べ小さく、第２の半導体は格子不
整合による面内圧縮性の２軸性の歪を有し、第３の半導
体の少なくとも一部の領域にｎ型不純物がドープされて
いることに特徴がある。
物半導体基板の面方位（111）Ｂ面上に順次積層された
第１、第２、第３のIII−Ｖ族化合物半導体による３層
構造よりなり、真空準位より考えた第２の半導体の伝導
帯下端のエネルギー値が、第１及び第３の半導体におけ
る同エネルギー値と比べ小さく、第２の半導体は格子不
整合による面内圧縮性の２軸性の歪を有し、第３の半導
体の少なくとも一部の領域にｎ型不純物がドープされて
いることに特徴がある。
また、第２の発明は、III−Ｖ族化合物半導体基板の
面方位（111）Ｂ面上に順次積層された第１、第２、第
３のIII−Ｖ族化合物半導体による３層構造よりなり、
真空準位より考えた第２の半導体の価電子帯上端のエネ
ルギー値が第１及び第３の半導体における同エネルギー
値と比べ大きく、第２の半導体は格子不整合による面内
引張性の歪を有し、第３の半導体の少なくとも一部の領
域にｐ型不純物がドープされていることに特徴がある。
面方位（111）Ｂ面上に順次積層された第１、第２、第
３のIII−Ｖ族化合物半導体による３層構造よりなり、
真空準位より考えた第２の半導体の価電子帯上端のエネ
ルギー値が第１及び第３の半導体における同エネルギー
値と比べ大きく、第２の半導体は格子不整合による面内
引張性の歪を有し、第３の半導体の少なくとも一部の領
域にｐ型不純物がドープされていることに特徴がある。
第３の発明は、III−Ｖ族化合物半導体基板の面方位
（111）Ａ面上に順次積層された第１、第２、第３のIII
−Ｖ族化合物半導体による３層構造よりなり、真空準位
より考えた第２の半導体の伝導帯下端のエネルギー値
が、第１及び第３の半導体における同エネルギー値と比
べ小さく、第２の半導体は格子不整合による面内圧縮性
の歪を有し、第１の半導体の少なくとも１部の領域にｎ
型不純物がドープされていることに特徴がある。
（111）Ａ面上に順次積層された第１、第２、第３のIII
−Ｖ族化合物半導体による３層構造よりなり、真空準位
より考えた第２の半導体の伝導帯下端のエネルギー値
が、第１及び第３の半導体における同エネルギー値と比
べ小さく、第２の半導体は格子不整合による面内圧縮性
の歪を有し、第１の半導体の少なくとも１部の領域にｎ
型不純物がドープされていることに特徴がある。
第４の発明は、III−Ｖ族化合物半導体基板の面方位
（111）Ａ面上に順次積層された第１、第２、第３のIII
−Ｖ族化合物半導体による３層構造よりなり、真空準位
より考えた第２の半導体の価電子帯上端のエネルギー値
が第１及び第３の半導体における同エネルギー値と比べ
大きく、第２の半導体は格子不整合による面内引張性の
歪を有し、第１の半導体の少ないとき、一部の領域にｐ
型不純物がドープされていることに特徴がある。
（111）Ａ面上に順次積層された第１、第２、第３のIII
−Ｖ族化合物半導体による３層構造よりなり、真空準位
より考えた第２の半導体の価電子帯上端のエネルギー値
が第１及び第３の半導体における同エネルギー値と比べ
大きく、第２の半導体は格子不整合による面内引張性の
歪を有し、第１の半導体の少ないとき、一部の領域にｐ
型不純物がドープされていることに特徴がある。
（作用） 以下図面を用いて本発明の作用を説明する。第１図
は、第１の発明による積層構造の伝導帯下端の構造図で
ある。ここで、高純度層11内の伝導帯下端12は、歪によ
るピエゾエレクトリック効果により内部電界のない場合
でも第１図（ａ）のように積層方向に関して変化してい
る。これは、III−Ｖ族化合物半導体の基板上に積層し
た面内圧縮性の２軸応力を有するIII−Ｖ族化合物半導
体は、積層方向と同一の方向に電界を発生する現象に起
因する。そのため、電子供給層13内のドナー型不純物
と、それより生じる電子による内部電界を考えた場合で
もバンド構造は第１図（ｂ）のようになり、高純度層11
内の電子は、電子供給層13と高純度層11の界面14と逆側
の界面15に局在することになる。このため、本発明では
前述のスペーサ層が必要でなく、また電子供給層13に高
いレベルでドーピングし、多くの電子を高純度層11内に
蓄積させても界面15に局在した電子に対するイオン化し
た不純物の影響はほとんどないことがわかる。
は、第１の発明による積層構造の伝導帯下端の構造図で
ある。ここで、高純度層11内の伝導帯下端12は、歪によ
るピエゾエレクトリック効果により内部電界のない場合
でも第１図（ａ）のように積層方向に関して変化してい
る。これは、III−Ｖ族化合物半導体の基板上に積層し
た面内圧縮性の２軸応力を有するIII−Ｖ族化合物半導
体は、積層方向と同一の方向に電界を発生する現象に起
因する。そのため、電子供給層13内のドナー型不純物
と、それより生じる電子による内部電界を考えた場合で
もバンド構造は第１図（ｂ）のようになり、高純度層11
内の電子は、電子供給層13と高純度層11の界面14と逆側
の界面15に局在することになる。このため、本発明では
前述のスペーサ層が必要でなく、また電子供給層13に高
いレベルでドーピングし、多くの電子を高純度層11内に
蓄積させても界面15に局在した電子に対するイオン化し
た不純物の影響はほとんどないことがわかる。
第２の発明においても、価電子帯上端のバンド構造と
それによる、ホールの蓄積される位置とアクセプタ型不
純物との位置関係は、上記作用と同様である。これは、
III−Ｖ族化合物半導体基板上に積層した面内引張性の
２軸応力を有するIII−Ｖ族化合物半導体は、積層方向
と逆の方向に電界を発生する現象に起因している。この
結果、上記作用と同様に、高純度層内のホールはイオン
化した不純物の影響をほとんど受けないことがわかる。
それによる、ホールの蓄積される位置とアクセプタ型不
純物との位置関係は、上記作用と同様である。これは、
III−Ｖ族化合物半導体基板上に積層した面内引張性の
２軸応力を有するIII−Ｖ族化合物半導体は、積層方向
と逆の方向に電界を発生する現象に起因している。この
結果、上記作用と同様に、高純度層内のホールはイオン
化した不純物の影響をほとんど受けないことがわかる。
第３の発明においては、（111）Ａ基板上に積層した
面内圧縮性の２軸応力を有する、III−Ｖ族化合物半導
体は、積層方向と逆の方向に電界を発生する。その結
果、上記第１の発明同様、高純度層内の電子は、第１の
半導体中のイオン化した不純物の影響をほとんど受けな
いことがわかる。
面内圧縮性の２軸応力を有する、III−Ｖ族化合物半導
体は、積層方向と逆の方向に電界を発生する。その結
果、上記第１の発明同様、高純度層内の電子は、第１の
半導体中のイオン化した不純物の影響をほとんど受けな
いことがわかる。
第４の発明においては、（111）Ａ基板上に積層した
面内引張性の２軸応力を有するIII−Ｖ族化合物半導体
は、積層方向に電界を発生する。その結果、上記第２の
発明同様、高純度層内の電子は、第１の半導体中のイオ
ン化した不純物の影響をほとんど受けない。
面内引張性の２軸応力を有するIII−Ｖ族化合物半導体
は、積層方向に電界を発生する。その結果、上記第２の
発明同様、高純度層内の電子は、第１の半導体中のイオ
ン化した不純物の影響をほとんど受けない。
（実施例） 以下図面を用いて第１の発明の実施例について説明す
る。
る。
第２図（ａ）は第１の発明の第１の実施例による積層
構造の断面図、（ｂ）はそのエネルギバンド構造であ
る。これは分子線エピタキシー法（MBE）により製作し
たものである。製作手順は、高抵抗（111）B GaAs基板2
1上にノンドープGaAsバッファー層22を１μｍ、ノンド
ープAl0.4Ga0.6Asバッファー層23を１μｍ、ノンドープ
In0.2Ga0.8As高純度層24を300Å、SiドープAl0.4Ga0.6A
s電子供給層25を350Å、SiドープGaAsキヤップ層26を50
0Å、順次成長するものである。ここで、Al0.4Ga0.6As
電子供給層25のSiドーピングレベルはおよそ７×1017cm
-3とした。
構造の断面図、（ｂ）はそのエネルギバンド構造であ
る。これは分子線エピタキシー法（MBE）により製作し
たものである。製作手順は、高抵抗（111）B GaAs基板2
1上にノンドープGaAsバッファー層22を１μｍ、ノンド
ープAl0.4Ga0.6Asバッファー層23を１μｍ、ノンドープ
In0.2Ga0.8As高純度層24を300Å、SiドープAl0.4Ga0.6A
s電子供給層25を350Å、SiドープGaAsキヤップ層26を50
0Å、順次成長するものである。ここで、Al0.4Ga0.6As
電子供給層25のSiドーピングレベルはおよそ７×1017cm
-3とした。
この構造において、ノンドープIn0.2Ga0.8As高純度層
24での電子移動度の温度依存性は第２図（ｃ）のように
なり、低温でもイオン化した不純物による散乱はほとん
ど受けていないことがわかった。また移動度の絶対値
も、室温で8,000cm2V/s、77kで200,000cm2V/sと非常に
良好なものであった。
24での電子移動度の温度依存性は第２図（ｃ）のように
なり、低温でもイオン化した不純物による散乱はほとん
ど受けていないことがわかった。また移動度の絶対値
も、室温で8,000cm2V/s、77kで200,000cm2V/sと非常に
良好なものであった。
次に第１の発明の第２の実施例について説明する。第
３図は、この実施例による積層構造の断面図である。こ
れは、MBEにより高抵抗（111）B InP基板31上にノンド
ープIn0.52Al0.48Asバッファー層32を0.5μｍ、ノンド
ープIn0.7Ga0.3As高純度層33を300Å、SiドープIn0.52A
l0.48As電子供給層34を400Å、SiドープIn0.53Ga0.47As
キヤップ層35を500Å、順次成長したものである。また
電子供給層34のSiドーピングレベルは、およそ７×1017
cm-3とした。
３図は、この実施例による積層構造の断面図である。こ
れは、MBEにより高抵抗（111）B InP基板31上にノンド
ープIn0.52Al0.48Asバッファー層32を0.5μｍ、ノンド
ープIn0.7Ga0.3As高純度層33を300Å、SiドープIn0.52A
l0.48As電子供給層34を400Å、SiドープIn0.53Ga0.47As
キヤップ層35を500Å、順次成長したものである。また
電子供給層34のSiドーピングレベルは、およそ７×1017
cm-3とした。
この構造においても、ノンドープIn0.7Ga0.3As高純度
層での低温での電子移動度の測定から、イオン化した不
純物により、電子は散乱をほとんど受けていないことが
わかった。
層での低温での電子移動度の測定から、イオン化した不
純物により、電子は散乱をほとんど受けていないことが
わかった。
次に第２の発明の一実施例について説明する。第４図
はこの実施例による積層構造の断面図である。これは、
MBEにより高抵抗InP（111）Ｂ基板41上にノンドープIn
0.52Al0.48Asバッファー層42を0.5μｍ、ノンドープIn
0.3Ga0.7As高純度層43を300Å、BeドープIn0.52Al0.48A
sホール供給層44を400Å、BeドープIn0.53Al0.47Asキヤ
ップ層45を500Å、順次成長したものである。またホー
ル供給層44のBeドーピングレベルはおよそ７×1017cm-3
とした。
はこの実施例による積層構造の断面図である。これは、
MBEにより高抵抗InP（111）Ｂ基板41上にノンドープIn
0.52Al0.48Asバッファー層42を0.5μｍ、ノンドープIn
0.3Ga0.7As高純度層43を300Å、BeドープIn0.52Al0.48A
sホール供給層44を400Å、BeドープIn0.53Al0.47Asキヤ
ップ層45を500Å、順次成長したものである。またホー
ル供給層44のBeドーピングレベルはおよそ７×1017cm-3
とした。
この構造においても、ノンドープIn0.3Ga0.7As高純度
層での低温でのホール移動度の測定から、イオン化した
不純物により、ホールは散乱をほとんど受けていないこ
とがわかった。
層での低温でのホール移動度の測定から、イオン化した
不純物により、ホールは散乱をほとんど受けていないこ
とがわかった。
次に第３の発明の一実施例について説明する。第５図
は、この実施例による積層構造の断面図である。これ
は、MBEにより高抵抗InP（111）Ａ基板51上にSnドープI
n0.52Al0.48As電子供給層52を0.5μｍ、ノンドープIn
0.7Ga0.3As高純度層53を300Å、ノンドープIn0.52Al
0.48As54を400Å、SnドープIn0.53Al0.47Asキヤップ層5
5を500Å、順次成長したものである。電子供給層52のSn
ドーピングレベルは、およそ７×1017cm-3とした。この
構造においても、ノンドープIn0.7Ga0.3As高純度層での
低温での電子移動度の測定から、電子はイオン化した不
純物による散乱をほとんど受けていないことがわかっ
た。
は、この実施例による積層構造の断面図である。これ
は、MBEにより高抵抗InP（111）Ａ基板51上にSnドープI
n0.52Al0.48As電子供給層52を0.5μｍ、ノンドープIn
0.7Ga0.3As高純度層53を300Å、ノンドープIn0.52Al
0.48As54を400Å、SnドープIn0.53Al0.47Asキヤップ層5
5を500Å、順次成長したものである。電子供給層52のSn
ドーピングレベルは、およそ７×1017cm-3とした。この
構造においても、ノンドープIn0.7Ga0.3As高純度層での
低温での電子移動度の測定から、電子はイオン化した不
純物による散乱をほとんど受けていないことがわかっ
た。
最後に第４の発明の一実施例について説明する。第６
図は、この実施例による積層構造の断面図である。この
構造においても、ノンドープIn0.3Ga0.7As高純度層での
低温でのホール移動度の測定から、ホールはイオン化し
た不純物による散乱をほとんど受けていないことがわか
った。
図は、この実施例による積層構造の断面図である。この
構造においても、ノンドープIn0.3Ga0.7As高純度層での
低温でのホール移動度の測定から、ホールはイオン化し
た不純物による散乱をほとんど受けていないことがわか
った。
以上ここでは第１の発明の２つの実施例、第２、第
３、第４の発明、それぞれ１つの実施例の計５つの実施
例について述べたが、本発明は、成長条件によって限定
されるものではなく他半導体結晶成長方法、例えば気相
成長方法でも良い。また、材料の種類は基板と半導体積
層構造との間で格子定数が異なる組み合わせであれば、
歪が発生するので、発明の効果が得られる。但し負のピ
エゾ係数を持つことからIII−Ｖ族化合物であることが
必要である。
３、第４の発明、それぞれ１つの実施例の計５つの実施
例について述べたが、本発明は、成長条件によって限定
されるものではなく他半導体結晶成長方法、例えば気相
成長方法でも良い。また、材料の種類は基板と半導体積
層構造との間で格子定数が異なる組み合わせであれば、
歪が発生するので、発明の効果が得られる。但し負のピ
エゾ係数を持つことからIII−Ｖ族化合物であることが
必要である。
（発明の効果） 本発明によれば、高純度層11内の伝導帯下端は歪によ
るピエゾエレクトリック効果により積層方向に対して変
化している。このため、従来のようにスペーサ層を設け
ることなく高純度層内の電子を電子供給層と異なる界面
に局在できる。イオン化した不純物による散乱を受けな
い多数のキャリヤを蓄積することのできる超高速で動作
する半導体素子のための構造が得られる。
るピエゾエレクトリック効果により積層方向に対して変
化している。このため、従来のようにスペーサ層を設け
ることなく高純度層内の電子を電子供給層と異なる界面
に局在できる。イオン化した不純物による散乱を受けな
い多数のキャリヤを蓄積することのできる超高速で動作
する半導体素子のための構造が得られる。
第１図は、発明による積層構造の伝導帯下端の構造図
（（ａ）無電界、（ｂ）内部電界を考慮）、第２図
（ａ）は第１の発明第１の実施例による選択ドープ構造
の断面図、（ｂ）はそのエネルギー帯構造図、（ｃ）は
その構造での電子移動度の温度依存性を示すグラフであ
り、第３図は第１の発明の第２の実施例を示す断面図、
第４図は第２の発明の実施例による選択ドープ構造の断
面図である。第５図は第３の発明の実施例、第６図は第
４の発明の実施例である。 図において、 11……高純度層、12……伝導帯下端、13……電子供給
層、14……電子供給層と高純度層の界面、15……14と逆
側の高純度層の界面、23……ノンドープAl0.4Ga0.6Asバ
ッファー層、24……ノンドープIn0.2Ga0.8As高純度層、
25……SiドープAl0.4Ga0.6As電子供給層、32……ノンド
ープIn0.52Al0.48Asバッファー層、33……ノンドープIn
0.7Ga0.3As高純度層、34……SiドープIn0.52Al0.48As電
子供給層、42……ノンドープIn0.52Al0.48Asバッファー
層、43……ノンドープIn0.3Ga0.7As高純度層、44……Be
ドープIn0.52Al0.48Asホール供給層、51……InP（111）
Ａ基板、52……SnドープIn0.52Al0.48As電子供給層、53
……ノンドープIn0.7Ga0.3As高純度層、54……ノンドー
プIn0.52Ga0.48As層、55……SnドープIn0.53Al0.47Asキ
ャップ層、61……InP（111）Ａ基板、62……BeドープIn
0.52Al0.48As正孔供給層、63……ノンドープIn0.3Ga0.7
As高純度層、64……ノンドープIn0.52Al0.48As層、65…
…BeドープIn0.53Ga0.47Asキャップ層。
（（ａ）無電界、（ｂ）内部電界を考慮）、第２図
（ａ）は第１の発明第１の実施例による選択ドープ構造
の断面図、（ｂ）はそのエネルギー帯構造図、（ｃ）は
その構造での電子移動度の温度依存性を示すグラフであ
り、第３図は第１の発明の第２の実施例を示す断面図、
第４図は第２の発明の実施例による選択ドープ構造の断
面図である。第５図は第３の発明の実施例、第６図は第
４の発明の実施例である。 図において、 11……高純度層、12……伝導帯下端、13……電子供給
層、14……電子供給層と高純度層の界面、15……14と逆
側の高純度層の界面、23……ノンドープAl0.4Ga0.6Asバ
ッファー層、24……ノンドープIn0.2Ga0.8As高純度層、
25……SiドープAl0.4Ga0.6As電子供給層、32……ノンド
ープIn0.52Al0.48Asバッファー層、33……ノンドープIn
0.7Ga0.3As高純度層、34……SiドープIn0.52Al0.48As電
子供給層、42……ノンドープIn0.52Al0.48Asバッファー
層、43……ノンドープIn0.3Ga0.7As高純度層、44……Be
ドープIn0.52Al0.48Asホール供給層、51……InP（111）
Ａ基板、52……SnドープIn0.52Al0.48As電子供給層、53
……ノンドープIn0.7Ga0.3As高純度層、54……ノンドー
プIn0.52Ga0.48As層、55……SnドープIn0.53Al0.47Asキ
ャップ層、61……InP（111）Ａ基板、62……BeドープIn
0.52Al0.48As正孔供給層、63……ノンドープIn0.3Ga0.7
As高純度層、64……ノンドープIn0.52Al0.48As層、65…
…BeドープIn0.53Ga0.47Asキャップ層。
Claims (4)
- 【請求項１】III−Ｖ族化合物半導体基板の面方位（11
1）Ｂ面上に順次積層された第１、第２、第３のIII−Ｖ
族化合物半導体による３層構造よりなり、真空準位より
考えた第２の半導体の伝導帯下端のエネルギー値が、第
１及び第３の半導体における同エネルギー値と比べ小さ
く、第２の半導体は格子不整合による面内圧縮性の歪を
有し、第３の半導体の少なくとも一部の領域にｎ型不純
物がドープされていることを特徴とする半導体積層構
造。 - 【請求項２】III−Ｖ族化合物半導体基板の面方位（11
1）Ｂ面上に順次積層された第１、第２、第３のIII−Ｖ
族化合物半導体による３層構造よりなり、真空準位より
考えた第２の半導体の価電子帯上端のエネルギー値が第
１及び第３の半導体における同エネルギー値と比べ大き
く、第２の半導体は格子不整合による面内引張性の歪を
有し、第３の半導体の少なくとも一部の領域にｐ型不純
物がドープされていることも特徴とする半導体積層構
造。 - 【請求項３】III−Ｖ族化合物半導体基板の面方位（11
1）Ａ面上に順次積層された第１、第２、第３のIII−Ｖ
族化合物半導体による３層構造よりなり、真空準位より
考えた第２の半導体の伝導帯下端のエネルギー値が、第
１及び第３の半導体における同エネルギー値と比べ小さ
く、第２の半導体は格子不整合による面内圧縮性の歪を
有し、第１の半導体の少なくとも１部の領域にｎ型不純
物がドープされていることを特徴とする半導体積層構
造。 - 【請求項４】III−Ｖ族化合物半導体基板の面方位（11
1）Ａ面上に順次積層された第１、第２、第３のIII−Ｖ
族化合物半導体による３層構造よりなり、真空準位より
考えた第２の半導体の価電子帯上端のエネルギー値が第
１及び第３の半導体における同エネルギー値と比べ大き
く、第２の半導体は格子不整合による面内引張性の歪を
有し、第１の半導体の少ないとき、一部の領域にｐ型不
純物がドープされていることを特徴とする半導体積層構
造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32679988A JPH0817240B2 (ja) | 1988-06-13 | 1988-12-23 | 半導体積層構造 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14619788 | 1988-06-13 | ||
| JP63-146197 | 1988-06-13 | ||
| JP32679988A JPH0817240B2 (ja) | 1988-06-13 | 1988-12-23 | 半導体積層構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0277170A JPH0277170A (ja) | 1990-03-16 |
| JPH0817240B2 true JPH0817240B2 (ja) | 1996-02-21 |
Family
ID=26477081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32679988A Expired - Lifetime JPH0817240B2 (ja) | 1988-06-13 | 1988-12-23 | 半導体積層構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0817240B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6342411B1 (en) * | 1999-09-03 | 2002-01-29 | Motorola Inc. | Electronic component and method for manufacture |
| JP5504428B2 (ja) * | 2009-03-24 | 2014-05-28 | 旭化成エレクトロニクス株式会社 | 電界効果トランジスタ及びその製造方法 |
-
1988
- 1988-12-23 JP JP32679988A patent/JPH0817240B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0277170A (ja) | 1990-03-16 |
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