JPH08163460A

JPH08163460A - 映像信号処理装置

Info

Publication number: JPH08163460A
Application number: JP6302406A
Authority: JP
Inventors: Takahito Katagiri; 孝人片桐
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-12-06
Filing date: 1994-12-06
Publication date: 1996-06-21

Abstract

(57)【要約】【目的】この発明は、入力された映像信号をアスペクト
比の異なる画面に表示させる際、子画面や字幕等を不自
然さがなく画像表示することができる映像信号処理装置
を提供することを目的としている。【構成】書き込んだ映像信号の読み出しタイミングを制
御することにより、映像信号に圧縮／伸張処理を施す記
憶制御手段と、この記憶制御手段によって圧縮／伸張処
理が施された映像信号を平滑化する補間フィルタとを備
えている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、テレビジョン画面に
該テレビジョン画面とは異なるアスペクト比を有する映
像信号を画像表示させるための映像信号処理装置の改良
に関する。

【０００２】

【従来の技術】周知のように、現在日本国内で実現され
ている、ＮＴＳＣ（National Television System Commi
ttee）方式によるカラーテレビジョン放送では、画面の
アスペクト比が４：３である。一方、近年における、Ｈ
ＤＴＶ（High Definition Television）の研究において
は、アスペクト比が１６：９という横長の画面が望まし
いことが提唱され、近時では、アスペクト比が１６：９
の横長画面に対応したＨＤＴＶ放送システムが開発され
ている。

【０００３】ところで、この種のＨＤＴＶ放送システム
における横長画面（アスペクト比が１６：９）対応のテ
レビジョン受信機で、現行ＮＴＳＣ方式で放送されるア
スペクト比が４：３の映像信号を画像表示するために、
従来より、フルモード表示や標準モード表示等が考えら
れている。

【０００４】このうち、フルモード表示とは、図９
（ａ）に示すようなアスペクト比が４：３の映像信号
を、同図（ｂ）に示すように水平方向に伸張して、アス
ペクト比が１６：９の横長画面一杯に画像表示させる手
法である。また、標準モード表示とは、図９（ａ）に示
すようなアスペクト比が４：３の映像信号を、同図
（ｃ）に示すように、アスペクト比が１６：９の横長画
面の中央部にそのまま画像表示させる手法である。

【０００５】この場合、フルモード表示では、アスペク
ト比が１６：９の横長画面一杯に画像を大きく表示する
ことができる反面、画像が横長になって表示されてしま
うという不都合がある。また、標準モード表示では、表
示される画像の真円率は保持されるが、画像を横長画面
一杯に表示することができないという不都合がある。す
なわち、フルモード表示及び標準モード表示のいずれの
場合にも、一長一短があることになる。

【０００６】そこで、現在では、図９（ａ）に示すよう
なアスペクト比が４：３の映像信号を、同図（ｄ）に示
すように、アスペクト比が１６：９の横長画面の中央部
ではそのまま真円率を確保し、両端部では水平方向に伸
張することにより、横長画面一杯になるように画像表示
させる、いわゆるフリーモード表示なる手法が考えられ
ている（European Patent Application No.0 567 301
A2）。

【０００７】ここで、図１０は、このようなフリーモー
ド表示を行なう従来の映像信号処理装置を示している。
ただし、図１０に示す映像信号処理装置は、アスペクト
比が１６：９の横長画面（親画面）の所定領域に子画面
を表示する機能を有するものとする。まず、入力端子１
１に供給された親画面用の映像信号は、Ａ／Ｄ（アナロ
グ／デジタル）変換回路１２でデジタル化され、親画面
処理回路１３に供給されて所定のデータ処理が施された
後、伸張制御回路１４に供給される。

【０００８】この伸張制御回路１４は、親画面処理回路
１３から出力された映像信号を、切替スイッチ１５によ
ってライン毎に２つのラインメモリ１６，１７に交互に
書き込ませる。この場合、Ａ／Ｄ変換回路１２に与える
サンプリングクロック及びラインメモリ１６，１７に与
える書き込みクロックは、親画面処理回路１３によって
生成されている。

【０００９】また、各ラインメモリ１６，１７に書き込
まれた映像信号は、親画面処理回路１３から出力される
読み出しクロックに基づいて読み出され、切替スイッチ
１８により交互に切替回路１９の一方の入力端に導出さ
れる。ここで、子画面表示が要求されていないとすれ
ば、切替回路１９の一方の入力端に供給された映像信号
は、そのままＤ／Ａ（デジタル／アナログ）変換回路２
０でアナログの映像信号に変換された後、出力端子２１
を介してアスペクト比が１６：９の図示しないモニタに
供給され画像表示に供される。

【００１０】この場合、ラインメモリ１６，１７に与え
る読み出しクロックは、ラインの中央部分よりも両端部
分の方が周期が長くなるように制御されており、これに
よって、親画面用の映像信号が画面中央部よりも両端部
が水平方向に伸張されるようになり、図９（ｄ）に示し
たフリーモード表示を実現することができる。

【００１１】一方、子画面表示が要求された場合、入力
端子２２に供給された子画面用の映像信号は、子画面処
理部２３に供給される。この子画面処理部２３は、入力
端子２２に供給された子画面用の映像信号を、Ａ／Ｄ変
換回路２４でデジタル化し、子画面処理回路２５に供給
して所定のデータ処理を施した後、メモリ２６に書き込
ませる。この場合、Ａ／Ｄ変換回路２４に与える動作ク
ロック及びメモリ２６に与える書き込みクロックは、子
画面処理回路２５によって生成されている。

【００１２】また、メモリ２６に書き込まれた映像信号
は、親画面処理回路１３から出力される読み出しクロッ
クに基づいて読み出され、子画面処理回路２５を介して
切替回路１９の他方の入力端に供給される。すなわち、
子画面用の映像信号は、親画面用の映像信号と同様に水
平方向に伸張されて、切替回路１９に供給されることに
なる。

【００１３】そして、子画面処理回路２５から出力され
る子画面の表示タイミング信号に基づいて、切替回路１
９が親画面用の映像信号と子画面用の映像信号とを選択
的に切り替え、これら映像信号がＤ／Ａ変換回路２０及
び出力端子２１を介して上記モニタに供給され、ここ
に、アスペクト比が１６：９のモニタ画面上に親画面と
子画面とをフリーモード表示することができる。

【００１４】しかしながら、上記のようなフリーモード
表示を行なう従来の映像信号処理装置では、親画面用の
映像信号と同様に子画面用の映像信号も水平方向に伸張
されるので、子画面だけをみた場合、画像全体が横長に
なって表示されてしまうという問題が生じる。すなわ
ち、親画面だけをみれば、フリーモード表示によってあ
まり違和感なく画像表示されることになるが、子画面
は、画面の角部分つまり水平方向の伸張率の一番大きい
領域に表示されることが多いため、画像全体が横長にな
って視聴者に違和感を与えることになる。また、このよ
うな問題は、子画面を表示させる場合だけに限らず、例
えば字幕を表示させる場合にも同様に生じることはもち
ろんである。

【００１５】

【発明が解決しようとする課題】以上のように、現行Ｎ
ＴＳＣ方式の映像信号を、アスペクト比が１６：９の横
長画面にフリーモード表示させる従来の映像信号処理装
置では、子画面や字幕等が不自然に画像表示されてしま
うという問題を有している。

【００１６】そこで、この発明は上記事情を考慮してな
されたもので、入力された映像信号をアスペクト比の異
なる画面に表示させる際、子画面や字幕等を不自然さが
なく画像表示することができる極めて良好な映像信号処
理装置を提供することを目的とする。

【００１７】

【課題を解決するための手段】この発明に係る映像信号
処理装置は、書き込んだ映像信号の読み出しタイミング
を制御することにより、映像信号に圧縮／伸張処理を施
す記憶制御手段と、この記憶制御手段によって圧縮／伸
張処理が施された映像信号を平滑化する補間フィルタと
を備えるようにしたものである。

【００１８】

【作用】上記のような構成によれば、映像信号に圧縮／
伸張処理を施した後、平滑化するようにしたので、入力
された映像信号をアスペクト比の異なる画面に表示させ
る際、子画面や字幕等を不自然さなく画像表示すること
ができるようになる。

【００１９】

【実施例】以下、この発明の一実施例について図面を参
照して詳細に説明する。図１において、入力端子２７に
供給された映像信号は、ＬＰＦ（Low Pass Filter ）２
８を介してＡ／Ｄ変換回路２９でデジタル化された後、
切替スイッチ３０によって２つのラインメモリ３１，３
２にライン毎に交互に供給される。この場合、Ａ／Ｄ変
換回路２９のサンプリング周波数ｆs は、ＬＰＦ２８の
遮断周波数ｆc に対して、２ｆc 《ｆs なる関係にある
ことが望ましく、より具体的に言えば、最大圧縮率をＣ
とすると、ｆs ＞２Ｃｆc であれば、画質の劣化をほと
んどなくすことができる。

【００２０】これらラインメモリ３１，３２は、アドレ
スカウンタ３３から出力されるアドレスデータに基づい
て、供給された映像信号をライン単位で書き込むととも
に、該アドレスデータに応じてＲＯＭ（Read Only Memo
ry）３４から読み出されるアドレスデータに基づいて、
書き込んだ映像信号を読み出している。そして、ライン
メモリ３１，３２から読み出された映像信号は、切替ス
イッチ３５によって選択的に、乗算回路３６の一方の入
力端と遅延回路３７とにそれぞれ供給される。この場
合、２つのラインメモリ３１，３２には、一方の書き込
み時に他方が読み出されるように、相補的に交互に書き
込み及び読み出しが行なわれる。

【００２１】ここで、上記乗算回路３６の他方の入力端
には、減算回路３８の出力が供給されている。この減算
回路３８は、入力端子３９に供給された定数“１”か
ら、アドレスカウンタ３３から出力されるアドレスデー
タに基づいて、ＲＯＭ４０から読み出される係数ｋを減
算し、その減算結果１−ｋを出力している。このため、
乗算回路３６は、ラインメモリ３１または３２から読み
出された映像信号と、減算回路３８の出力１−ｋとを乗
算することになる。

【００２２】また、上記遅延回路３７は、入力された映
像信号を所定の単位時間だけ遅延させる。その後、この
遅延回路３７で遅延された映像信号は、乗算回路４１に
よりＲＯＭ４０から読み出される係数ｋが乗算される。
そして、乗算回路３６，４１の各乗算出力は、加算回路
４２で加算され、Ｄ／Ａ変換回路４３でアナログの映像
信号に変換された後、ＬＰＦ４４を介して出力端子４５
から取り出される。ここで、上記ＲＯＭ３４，４０は、
入力端子４６に供給された画面の表示モードを切り替え
る切替信号に基づいて、読み出すアドレスデータや係数
ｋが制御されている。

【００２３】ここにおいて、図２（ａ），（ｂ）は、そ
れぞれ前述した標準モード表示及びフリーモード表示に
おける、画面の水平方向の位置と圧縮率との関係を示し
ている。この場合、図２（ａ），（ｂ）の実線と点線と
で囲まれた部分の面積がそれぞれ等しければ、画面映出
の際、左右の情報欠落はなくなる。図２（ｃ）に示す特
性Ａ，Ｂは、それぞれ図２（ａ），（ｂ）を積分したも
ので、縦軸はラインメモリ３１，３２の読み出しアドレ
スに対応することになる。なお、図２（ｃ）に示す特性
Ｃは、フルモード表示に対応している。

【００２４】ここで、図３は、図２（ｂ）に示すフリー
モード表示を実現するための具体的な例を示している。
すなわち、アドレスカウンタ３３は、１ライン毎に０〜
１６間で順次カウントアップする。また、ＲＯＭ３４，
４０には、図３に示すようなデータ及び係数ｋがテーブ
ルとして用意されており、アドレスカウンタ３３のカウ
ント値に対応して読み出される。

【００２５】そして、ＲＯＭ３４の出力に基づいて、ラ
インメモリ３１，３２から読み出されたデータが、乗算
回路３６，４１及び加算回路４２で演算されることによ
り、図４（ａ）に示される１ラインの映像信号が、同図
（ｂ）に示されるように、出力データの重心の位置が変
えられる。この場合、読み出しのクロックレートが一定
であれば、図４（ｃ）に示すように、入力データが０〜
３及び１４〜１６サンプルでは伸張され、５〜１２サン
プルでは縮小されていることがわかる。

【００２６】すなわち、水平方向の画素間隔は一定にし
たまま出力データの重心の位置を変化させ、一定のクロ
ックレートで読み出すことにより伸張／圧縮処理を行な
った後、遅延回路３７、乗算回路３６，４１、減算回路
３８及び加算回路４２よりなる補間フィルタで平滑化す
ることで、子画面や字幕等を不自然さがなく画像表示す
ることができるようになる。

【００２７】次に、この発明の第２の実施例について説
明する。すなわち、図３に示した具体例において、出力
データの重心の位置は、ＲＯＭ３４の出力データ（整数
部）と、ＲＯＭ４０から出力される係数ｋ（小数部）と
を加算したものである。また、出力データの重心の位置
は、圧縮率を累積加算したものとなっている。ここで、
圧縮率の変化に着目すると、１〜３サンプル変化率＋０．２４〜６サンプル変化率＋０．１７〜１０サンプル変化率０１１〜１３サンプル変化率−０．１１４〜１６サンプル変化率−０．２のように比較的単純である。

【００２８】そこで、図１に示したＲＯＭ３４，４０に
代えて、図５に示すような演算回路４７を用いて、ライ
ンメモリ３１，３２に対する読み出しアドレスと係数ｋ
とを演算によって生成することができる。まず、アドレ
スカウンタ３３の出力は、デコード回路４８によりデコ
ード処理された後、セレクタ４９に選択制御信号として
供給される。この場合、デコード回路４８は、入力端子
４６に供給された画面表示モードの切替信号に基づい
て、デコード処理が切り替えられる。

【００２９】そして、セレクタ４９は、入力された選択
制御信号に基づいて、予め用意されている複数の圧縮変
化率ΔＣo 〜ΔＣn のうちの１つを選択し出力してい
る。このセレクタ４９から出力された圧縮変化率は、加
算回路５０ａ及びＤ（Delay ）タイプフリップフロップ
（ＤＦＦ）回路５０ｂよりなる第１の積分回路５０を介
した後、加算回路５１により、入力端子５２に供給され
た初期圧縮率Ｃo と加算される。

【００３０】この加算回路５１の出力は、加算回路５３
ａ及びＤＦＦ回路５３ｂよりなる第２の積分回路５３を
介した後、加算回路５４により、入力端子５５に供給さ
れた読み出しアドレス初期値Ａo と加算される。なお、
各ＤＦＦ回路５０ｂ，５３ｂは、それぞれ入力端子５６
に供給されるリセット信号により、読み出しの直前にリ
セットされるようになっている。そして、加算回路５４
の出力のうち上位ビット（整数部）がラインメモリ３
１，３２に読み出しアドレスとして供給され、下位ビッ
ト（小数部）が係数ｋとして減算回路３８及び乗算回路
４１にそれぞれ供給される。

【００３１】ここで、読み出しアドレス初期値Ａo ＝
０、初期圧縮率Ｃo ＝０．５とし、この場合５つの圧縮
変化率ΔＣo 〜ΔＣ4 をそれぞれ ΔＣo ＝＋０．２（０〜１） ΔＣ1 ＝＋０．１（２〜５） ΔＣ2 ＝０（６〜８） ΔＣ3 ＝−０．１（９〜１２） ΔＣ4 ＝−０．２（１３〜１６）とすると、セレクタ４９，第１の積分回路５０，加算回
路５１，第２の積分回路５３及び加算回路５４の各出力
は、サンプル毎に図６に示すように推移する。このた
め、上記演算回路４７は、図１に示したＲＯＭ３４，４
０と同等の動作を行なっていることがわかる。

【００３２】次に、この発明の第３の実施例について、
図７を参照して説明する。この図７に示す第３の実施例
は、図１において、Ａ／Ｄ変換回路２９と切替スイッチ
３０との間に補間フィルタ５７を介挿接続したものであ
る。すなわち、先に、Ａ／Ｄ変換回路２９のサンプリン
グ周波数ｆs は、ＬＰＦ２８の遮断周波数ｆc に対し
て、ｆs ＞２Ｃｆc なる関係が望ましいと述べた。この
第３の実施例では、補間フィルタ５７を採用することに
よって、Ａ／Ｄ変換回路２９のサンプリング周波数ｆs'
をｆs'＞２ｆc とすることができる。

【００３３】すなわち、補間フィルタ５７によりＡ／Ｄ
変換回路２９のサンプリング周波数ｆs をＣ倍に補間処
理（Ｃｆs'＝ｆs ）することで、図１に示した実施例と
同等の効果を得るようにしている。また、この第３の実
施例においても、ＲＯＭ３４，４０に代えて、図５に示
したような演算回路４７を用いて、ラインメモリ３１，
３２に対する読み出しアドレスと係数ｋとを演算によっ
て生成することができることはもちろんである。

【００３４】以上に述べた第１乃至第３の実施例では、
画面の水平方向の圧縮／伸張処理を行なうことについて
説明したが、画面の垂直方向の圧縮／伸張処理を行なう
ことも可能である。図８は、このような画面の垂直方向
の圧縮／伸張処理を行なうようにした、この発明の第４
の実施例を示している。すなわち、Ａ／Ｄ変換回路２９
から出力される映像信号は、順次変換回路５８に供給さ
れる。この順次変換回路５８は、インターレースで入力
される映像信号を順次走査に変換している。この順次走
査変換としては、画像の動きに応じて変換する動き適応
順次走査線変換が望ましい。また、入力映像信号が順次
信号であれば、順次変換回路５８は補間フィルタとして
動作し、走査線数をＣ倍（整数倍）に引き上げる。

【００３５】この順次変換回路５８の出力は、切替スイ
ッチ３０を介してフィールドメモリ５９，５０に選択的
に供給される。上述した第１乃至第３の実施例では、２
つのラインメモリ３１，３２に対して、ライン毎に交互
に書き込み及び読み出しが行なわれていたが、この第４
の実施例では、２つのフィールドメモリ５９，６０にフ
ィールド（１画面）毎に交互に書き込み及び読み出しが
行なわれている。この場合、アドレスカウンタ６１から
は、１フィールド分のアドレスが発生され、ＲＯＭ６２
から出力される読み出しアドレスは、図３に示したＲＯ
Ｍ３４出力に相当するラインが発生される。すなわち、
ＲＯＭ６２，６３に入力されるアドレスカウンタ６１の
出力は、ライン番号を表わす信号であると考えればよ
い。

【００３６】そして、切替スイッチ３５で導出された映
像信号は、１Ｈ遅延回路６４及び乗算回路３６にそれぞ
れ供給される。乗算回路３６，４１、減算回路３８及び
加算回路４２による処理は、第１乃至第３の実施例と同
様である。そして、加算回路４２の出力は、インターレ
ース変換回路６５に供給されて元の映像フォーマットと
同じインターレースに戻される。この場合、元のフォー
マットがノンインターレースであれば、インターレース
変換回路６５は、先にＣ倍の走査線数に引き上げたもの
を、１／Ｃ倍にレートダウンさせるように動作する。た
だし、ノンインターレースのまま出力されてもよい場合
であれば、インターレース変換回路６５はなくてもよ
い。

【００３７】また、ＲＯＭ６２，６３に供給されるアド
レスカウンタ６１の出力は、ライン番号を示す信号であ
るから、ＲＯＭ６３の出力する係数ｋは、図３に示した
ＲＯＭ４０出力に相当する。この場合、入力０〜１６が
ライン番号に相当する。

【００３８】ここで、この第４の実施例において、フィ
ールドメモリ５９，６０の制御はＲＯＭ６２，６３で行
なっているが、図５に示した演算回路４７によっても制
御することができる。ただし、この場合には、ＤＦＦ回
路５０ｂ，５３ｂは、１Ｈ遅延メモリに変更する必要が
ある。なお、この発明は上記各実施例に限定されるもの
ではなく、この外その要旨を逸脱しない範囲で種々変形
して実施することができる。

【００３９】

【発明の効果】以上詳述したようにこの発明によれば、
入力された映像信号をアスペクト比の異なる画面に表示
させる際、子画面や字幕等を不自然さがなく画像表示す
ることができる極めて良好な映像信号処理装置を提供す
ることができる。

【図面の簡単な説明】

【図１】この発明に係る映像信号処理装置の一実施例を
示すブロック構成図。

【図２】同実施例における画面水平方向の位置と圧縮率
との関係を示す図。

【図３】同実施例におけるフリーモード表示を実現する
ための具体例を示す図。

【図４】同実施例の動作を説明するために示す図。

【図５】この発明の第２の実施例を示すブロック構成
図。

【図６】同第２の実施例の動作を説明するために示す
図。

【図７】この発明の第３の実施例を示すブロック構成
図。

【図８】この発明の第４の実施例を示すブロック構成
図。

【図９】アスペクト比４：３の映像信号をアスペクト比
１６：９の画面に表示するための各種表示形態を示す
図。

【図１０】従来の映像信号処理装置を示すブロック構成
図。

【符号の説明】

１１…入力端子、１２…Ａ／Ｄ変換回路、１３…親画面
処理回路、１４…伸張制御回路、１５…切替スイッチ、
１６，１７…ラインメモリ、１８…切替スイッチ、１９
…切替回路、２０…Ｄ／Ａ変換回路、２１…出力端子、
２２…入力端子、２３…子画面処理部、２４…Ａ／Ｄ変
換回路、２５…子画面処理回路、２６…メモリ、２７…
入力端子、２８…ＬＰＦ、２９…Ａ／Ｄ変換回路、３０
…切替スイッチ、３１，３２…ラインメモリ、３３…ア
ドレスカウンタ、３４…ＲＯＭ、３５…切替スイッチ、
３６…乗算回路、３７…遅延回路、３８…減算回路、３
９…入力端子、４０…ＲＯＭ、４１…乗算回路、４２…
加算回路、４３…Ｄ／Ａ変換回路、４４…ＬＰＦ、４５
…出力端子、４６…入力端子、４７…演算回路、４８…
デコード回路、４９…セレクタ、５０…第１の積分回
路、５１…加算回路、５２…入力端子、５３…第２の積
分回路、５４…加算回路、５５，５６…入力端子、５７
…補間フィルタ、５８…順次変換回路、５９，６０…フ
ィールドメモリ、６１…アドレスカウンタ、６２，６３
…ＲＯＭ、６４…１Ｈ遅延回路、６５…インターレース
変換回路。

Claims

【特許請求の範囲】

【請求項１】書き込んだ映像信号の読み出しタイミン
グを制御することにより、前記映像信号に圧縮／伸張処
理を施す記憶制御手段と、この記憶制御手段によって圧
縮／伸張処理が施された映像信号を平滑化する補間フィ
ルタとを具備してなることを特徴とする映像信号処理装
置。
【請求項２】前記記憶制御手段は、前記映像信号の１
ライン分を記憶する第１及び第２のメモリと、これら第
１及び第２のメモリに対して相補的に書き込み及び読み
出しを行なわせるように制御する制御手段とを具備して
なることを特徴とする請求項１記載の映像信号処理装
置。
【請求項３】前記記憶制御手段は、前記映像信号の１
フィールド分を記憶する第１及び第２のメモリと、これ
ら第１及び第２のメモリに対して相補的に書き込み及び
読み出しを行なわせるように制御する制御手段とを具備
してなることを特徴とする請求項１記載の映像信号処理
装置。
【請求項４】前記補間フィルタは、前記記憶制御手段
から出力された映像信号を所定量遅延した信号と係数と
を乗算する第１の乗算手段と、前記記憶制御手段から出
力された映像信号と前記係数を基準値から減算した値と
を乗算する第２の乗算手段と、前記第１及び第２の乗算
手段の各出力を加算する加算手段とを具備してなること
を特徴とする請求項１乃至３いずれかに記載の映像信号
処理装置。
【請求項５】前記記憶制御手段は、前記第１及び第２
のメモリに対する書き込みアドレスを生成するカウンタ
と、このカウンタの出力と画面モードの切替要求とに基
づいて、前記第１及び第２のメモリに対する読み出しア
ドレス及び前記係数を生成する生成手段とを具備してな
ることを特徴とする請求項４記載の映像信号処理装置。
【請求項６】前記記憶制御手段に入力される映像信号
の１ライン分の画素数を整数倍に増加させる第２の補間
フィルタを具備してなることを特徴とする請求項１，
２，４及び５いずれかに記載の映像信号処理装置。
【請求項７】前記記憶制御手段に入力される映像信号
の１フィールド分の走査線数を整数倍に増加させる第２
の補間フィルタを具備してなることを特徴とする請求項
１，３，４及び５いずれかに記載の映像信号処理装置。