JPH0815323B2 - 固体撮像装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、固体撮像装置に関するもので、例えば、
光電変換素子により形成される画素信号をMOSFET（絶縁
ゲート形電界効果トランジスタ）を介して取り出す方式
の固体撮像装置に利用して有効な技術に関するものであ
る。

〔従来の技術〕

従来より、フォトダイオードとスイッチMOSFETとの向
き合わせからなる固体撮像装置が公知である。このよう
な固体撮像装置に関しては、例えば特開昭56−152382号
公報がある。上記固体撮像装置を利用した監視用又は家
庭用等のテレビジョンカメラでは、光学レンズに自動絞
り機構が設けられている。なお本願発明の先行技術には
特開昭55−145481,特開昭61−82579,特開昭59−45779が
ある。しかしいずれの先行技術にも、本願明細書の第１
図に示す、第１走査回路（VSR）と第２走査回路（VSR
E）が各画素の同じMOSFET（D1に対してはQ1）のゲート
を駆動する構成は記載はない。

〔発明が解決しようとする問題点〕

上記自動絞り機構付のレンズは、比較的複雑な機械部
品を必要とし、テレビジョンカメラにおけるレンズ部の
大型化及び高コスト化の原因となっている。また、上記
自動絞り機構は、比較的複雑な機械部品からなるため、
機械的機構部分の摩耗による信頼性の点で問題がある。

この発明の目的は、光電変換素子に対する実質的な蓄
積時間を可変にする機能を実現した固体撮像装置を提供
することにある。

この発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面から明らかになるで
あろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
二次元的に配列された複数個の画素セルの信号を時系列
的に出力させる第１の走査回路に加えて、上記第１の走
査回路による垂直走査方向の選択アドレスと独立したア
ドレスにより垂直走査方向の選択動作を行う第２の走査
回路を設けるものである。

〔作 用〕

上記した手段によれば、上記第２の走査回路によって
第１の走査回路による垂直走査に対して先行する垂直走
査を行わせることができるから、上記２つの垂直走査の
時間差に応じて光電変換素子の蓄積時間を制御すること
が可能となる。

〔実施例〕

第１図には、この発明をTSL（Transversal Signal Li
ne）方式のMOS型固体撮像装置に適用した場合の一実施
例の要部回路図が示されている。同図の各回路素子は、
公知の半導体集積回路の製造技術によって、特に制限さ
れないが、単結晶シリンコンのような１個の半導体基板
上において形成される。同図の主要なブロックは、実際
の幾何学的な配置に合わせて描かれている。

画素アレイPDは、４行、２列分が代表として例示的に
示されている。但し、図面が複雑化されてしまうのを防
ぐために、上記４行分のうち、２行分の画素セルに対し
てのみ回路記号が付加されている。１つの画素セルは、
フォトダイオードD1と垂直走査線VL1にそのゲートが結
合されたスイッチMOSFETQ1と、水平走査線HL1にそのゲ
ートが結合されたスイッチMOSFETQ2の直列回路から構成
される。上記フォトダイオードD1及びスイッチMOSFETQ
1,Q2からなる画素セルと同じ行（水平方向）に配置され
る他の同様な画素セル（D2,Q3,Q4）等の出力ノードは、
同図において横方向に延長される水平信号線HS1に結合
される。他の行についても上記同様な画素セルが同様に
結合される。

例示的に示されている水平走査線HL1は、同図におい
て縦方向に延長され、同じ列に配置される画素セルのス
イッチMOSFETQ2,Q6等のゲートに共通に結合される。他
の列に配置される画素セルも上記同様に対応する水平走
査線HL2等に結合される。

この実施例では、固体撮像装置に対して実質的な自動
絞り機能を付加するため、言い換えるならば、フォトダ
イオードに対する実質的な蓄積時間を可変にするため、
上記画素アレイを構成する水平信号線HS1ないしHS4等の
両端に、それぞれスイッチMOSFETQ8、Q9及びQ26、Q28が
設けられる。右端側に配置される上記スイッチMOSFETQ
8、Q9は、上記水平信号線HS1,HS2をそれぞれ縦方向に延
長される出力線VSに結合させる。この出力線VSは、端子
Ｓに結合され、この端子Ｓを介して外部に設けられるプ
リアンプの入力に読み出し信号が伝えられる。また、左
端側に配置される上記スイッチMOSFETQ26、Q28は、上記
水平信号線HS1,HS2をそれぞれ縦方向に延長されるダミ
ー（リセット）出力線DVSに結合させる。この出力線DVS
は、特に制限されないが、端子RVに結合され、必要なら
上記ダミー出力線DVSの信号を外部に送出できるように
している。

この実施例では、特に制限されないが、上記各行の水
平信号線HS1ないしHS4には、端子RPから水平帰線期間に
おいて供給されるリセット信号によってオン状態にされ
るスイッチMOSFETQ27、Q29等が設けられる。これらのMO
SFETQ27、Q29等のオン状態によって、上記ダミー出力線
RVから一定のバイアス電圧が各水平信号線HS1ないしHS4
に与えられる。上記のようなリセット用MOSFETQ27、Q29
等が設けられる理由は、次の通りである。上記水平信号
線HS1ないしHS4に結合されるスイッチMOSFETのドレイン
等の半導体領域も感光性を持つことがあり、このような
寄生フォトダイオードにより形成される偽信号（スメ
ア，ブルーミング）が、非選択時にフローティング状態
にされる水平信号線に蓄積される。そこでこの実施例で
は、上述のように水平帰線期間を利用して、全ての水平
信号線HS1ないしHS4を所定のバイアス電圧VBにリセット
するものである。これにより、選択される水平信号線に
関しては、常に上記偽信号をリセットした状態から画素
信号を取り出すものであるため、出力される画像信号に
含まれる偽信号を大幅に低減できる。なお、上記偽信号
（スメア、ブルーミング）に関しては、例えば、特開昭
57−17276号公報に詳細に述べられている。

上記水平走査線HL1ないしHL2等には、水平シフトレジ
スタHSRにより形成された水平走査信号が供給される。

上記画素アレイPDにおける垂直選択動作（水平走査動
作）を行う走査回路は、次の各回路により構成される。

この実施例では、上記画素アレイPDの水平信号線HS1
ないしHS4等の両端に、一対のスイッチMOSFETQ8、Q9等
及びスイッチMOSFETQ26、Q28等が設けられることに対応
して一対の走査回路が設けられる。

この実施例では、産業用途にも適用可能とするため、
インタレースモードの他に選択的な２行同時走査、ノン
インタレースモードでの走査を可能にしている。画素ア
レイPDの右側には、次のような走査回路が設けられる。
垂直シフトレジスタVSRは、読み出し用に用いられる出
力信号SV1,SV2等を形成する。これらの出力信号SV1,SV2
等は、インタレースゲート回路ITG及び駆動回路VDを介
して上記垂直走査線VL1ないしVL4及びスイッチMOSFETQ
8,Q9等のゲートに供給される。

上記インタレースゲート回路ITGは、インタレースモ
ードでの垂直選択動作（水平走査動作）を行うため、第
１（奇数）フィールドでは、垂直走査線VL1ないしVL4に
は、隣接する垂直走査線VL1、VL2とVL3の組み合わせで
同時選択される。すなわち、奇数フィールド信号FAによ
って制御されるスイッチMOSFETQ18により、垂直シフト
レジスタVSRの出力信号SV1は、水平信号線HS1を選択す
る垂直走査線VL1に出力される。同様に、信号FAによっ
て制御されるスイッチMOSFETQ20とQ22によって、垂直シ
フトレジスタVSRの出力信号SV2は、水平信号線HS2とHS3
を同時選択するよう垂直走査線VL2とVL3に出力される。
以下同様な順序の組み合わせからなる一対の水平信号線
の選択信号が形成される。

また、第２（偶数）フィールドでは、垂直走査線VL1
ないしVL4には、隣接する垂直走査線VL1とVL2及びVL3と
VL4の組み合わせで同時選択される。すなわち、偶数フ
ィールド信号FBによって制御されるスイッチMOSFETQ19
とQ21により、垂直シフトレジスタVSRの出力信号SV1
は、水平信号線HS1とHS2を選択する垂直走査線VL1とVL2
に出力される。同様に、信号FBによって制御されるスイ
ッチMOSFETQ23とQ25によって、垂直シフトレジスタVSR
の出力信号SV2は、水平信号線HS3とHS4を同時選択する
よう垂直走査線VL3とVLSに出力される。以下同様な順序
の組み合わせからなる一対の水平信号線の選択信号が形
成される。

上記のようなインタレースゲート回路ITGと、次の駆
動回路DVとによって、以下に説明するような複数種類の
水平走査動作が実現される。

上記１つの垂直走査線VL1に対応されたインタレース
ゲート回路ITGからの出力信号は、スイッチMOSFETQ14と
Q15のゲートに供給される。これらのスイッチMOSFETQ14
とQ15の共通化されたドレイン電極は、端子V3に結合さ
れる。上記スイッチMOSFETQ14は、端子V3から供給され
る信号を上記垂直走査線VL1に供給する。また、スイッ
チMOSFETQ15は、上記端子V3から供給される信号を水平
信号線HS1を出力線VSに結合ささるスイッチMOSFETQ8の
ゲートに供給される。また、出力信号のハイレベルがス
イッチMOSFETQ14、Q15によるしきい値電圧分だけ低下し
てしまうのを防止するため、特に制限されないが、MOSF
ETQ14のゲートと、MOSFETQ15の出力側（ソース側）との
間にキャパシタC1が設けられる。これによて、インタレ
ースゲート回路ITGからの出力信号がハイレベルにされ
るとき、端子V3の電位をロウレベルにしておいてキャパ
シタC1にプリチャージを行う。この後、端子V3の電位を
ハイレベルにすると、キャパシタC1によるブートストラ
ップ作用によって上記MOSFETQ14及びQ15のゲート電圧を
昇圧させることができる。

上記垂直走査線VL1に隣接する垂直走査線VL2に対応さ
れたインタレースゲート回路ITGからの出力信号は、ス
イッチMOSFETQ16とQ17のゲートに供給される。これらの
スイッチMOSFETQ16とQ17の共通化されたドレイン電極
は、端子V4に結合される。上記スイッチMOSFETQ16は、
端子V4から供給される信号を上記垂直走査線VL2に供給
する。また、スイッチMOSFETQ17は、上記端子V4から供
給される信号を水平信号線HS2を出力線VSに結合ささる
スイッチMOSFETQ9のゲートに供給される。また、出力信
号のハイレベルがスイッチMOSFETQ16、Q17によるしきい
値電圧分だけ低下してしまうのを防止するため、特に制
限されないが、MOSFETQ16のゲートと、MOSFETQ17の出力
側（ソース側）との間にキャパシタC2が設けられる。こ
れによって、上記同様なタイミングで端子V4の電位を変
化させることによりキャパシタC2によるブートストラッ
プ作用によって上記MOSFETQ16及びQ16のゲート電圧を昇
圧させることができる。

上記端子V3は、奇数番目の垂直走査線（水平信号線）
に対応した駆動用のスイッチMOSFETに対して共通に設け
られ、端子V4は偶数番目の垂直走査線（水平信号線）に
対して共通に設けられる。

以上のことから理解されるように、端子V3とV4に択一
的にタイミング信号を供給すること及び上記インタレー
スゲート回路ITGによる２行同時選択動作との組み合わ
せによって、インタレースモードによる読み出し動作が
可能になる。例えば、奇数フィールドFAのとき、端子V4
をロウレベルにしておいて、端子V3に上記垂直シフトレ
ジスタVSRの動作と同期したタイミング信号を供給する
ことによって、垂直走査線（水平信号線）をVL1（HS
1）、VL3（HS3）の順に選択することができる。また、
偶数フィールドFBのとき、端子V3をロウレベルにしてお
いて、端子V4に上記垂直シフトレジスタVSRの動作と同
期したタイミング信号を供給することによって、垂直走
査線（水平信号線）をVL2（HS2）、VL4（HS4）の順に選
択することができる。

一方、上記端子V3とV4を同時に上記同様にハイレベル
にすれば、上記インタレースゲート回路ITGからの出力
信号に応じて、２行同時走査を行うことができる。この
場合、上記のように２つのフィールド信号FAとFBによる
２つの画面毎に出力される２つの行の組み合わせが１行
分上下にシフトされるることにより、空間的重心の上下
シフト、言い換えるならば、等価的なインタレースモー
ドが実現される。

さらに、例えばFB信号のみをハイレベルにして、１つ
の垂直走査タイミングで、水平シフトレジスタHSRを２
回動作させて、それに同期して端子V3とV4をハイレベル
にさせることによって、VL1,VL2,VL3,VL4の順のように
ノンインタレースモードての選択動作を実現できる。こ
の場合、より高画質とするために、水平シフトレジスタ
HSR及び垂直シフトレジスタVSRに供給されるクロックが
２倍に周波数にされることが望ましい。すなわち、端子
H1とH2及び端子V1とV2から水平シフトレジスタHSR及び
垂直シフトレジスタVSRに供給されるクロック信号の周
波数を２倍の高い周波数にすることによって、１秒間に
60枚の画像をノンインタレース方式により読み出すこと
ができる。なお、端子HIN及びVINは、上記シフトレジス
タHSR,VSRによってそれぞれシフトされる入力信号を供
給する端子であり、入力信号が供給された時点からシフ
トレジスタのシフトが開始される。このため、上記イン
タレースゲート回路ITG及び入力端子V3,V4に供給される
入力信号の組み合わせによって、上記２行同時読み出
し、インタレース走査、ノンインタレース走査等を行う
場合には、出力信号の垂直方向の上下関係が逆転せぬよ
う、上記シフトレジスタVSRの入力信号の供給の際にタ
イミング的な配慮が必要である。

また、上記各垂直走査線VL1及びそれに対応したスイ
ッチMOSFETQ8のゲートと回路の接地電位点との間には、
リセット用MOSFETQ10とQ11とが設けられる。これらのリ
セット用MOSFETQ10とQ11は、他の垂直走査線及びスイッ
チMOSFETに対応して設けられるリセット用MOSFETと共通
に端子V2から供給されるクロック信号を受けて、上記選
択状態の垂直走査線及びスイッチMOSFETのゲート電位を
高速にロウレベルに引き抜くものである。

この実施例では、前述のように感度可変機能を付加す
るために、感度制御用の垂直シフトレジスタVSRE、イン
タレースゲート回路ITGE及び駆動回路DVEが設けられ
る。これらの感度制御用の各回路は、特に制限されない
が、上記画素アレイPDに対して、左側に配置される。こ
れらの垂直シフトレジスタVSRE、インタレースゲート回
路ITG及び駆動回路DVEは、上記読み出し用の垂直シフト
レジスタVSR、インタレースゲート回路ITG及び駆動回路
DVと同様な回路により構成される。端子V1EないしV4E及
びVINE並びにFAE,ABEからそれぞれ上記同様なタイミン
グ信号が供給される。この場合、上記読み出し用の垂直
シフトレジスタVSRと上記感度可変用の垂直シフトレジ
スタVSREとを同期したタイミングでのシフト動作を行わ
せるため、特に制限されないが、端子V1EとV1及びV2Eと
V2には、同じクロック信号が供給される。したがって、
上記端子V1EとV1及びV2EとV2とは、内部回路により共通
化するものであってもよい。上記のように独自の端子V1
E及びV2Eを設けた理由は、この固体撮像装置を手動絞り
や従来の機械的絞り機能を持つテレビジョンカメラに適
用可能にするためのものである。このように感度可変動
作を行わない場合、上記端子V1E及びV2Eを回路の接地電
位のようなロウレベルにすること等によって、上記垂直
シフトレジスタVSREの無駄な消費電力の発生をおさえる
よう配慮されている。

次に、この実施例の固体撮像装置における感度制御動
作を説明する。

説明を簡単にするために、上記ノンインタレースモー
ドによる垂直走査動作を例にし、以下説明する。例え
ば、感度制御用の垂直シフトレジスタVSRE、インタレー
スゲート回路ITGE及び駆動回路DVEによって、読み出し
用の垂直シフトレジスタVSR、インタレースゲート回路I
TG及び駆動回路DVによる第１行目（垂直走査線VL1、水
平信号線HS1）の読み出しに並行して、第４行目（垂直
走査線VL4、水平信号線HS4）の選択動作を行わせる。こ
れによって、水平シフトレジスタHSRにより形成される
水平走査線HL1,HL2等の選択動作に同期して、出力信号
線VSには第１行目におけるフォトダイオードD1、D2等に
蓄積された光信号が時系列的に読み出される。この読み
出し動作は、端子Ｓから負荷抵抗を介した上記光信号に
対応した電流の供給によって行われ、読み出し動作と同
時にプリチャージ（リセット）動作が行われる。同様な
動作が、第４行目におけるフォトダイオードにおいても
行われる。この場合、上記のような感度可変用の走査回
路（VSRE,ITGE、DVE）によって、第４行目の読み出し動
作は、ダミー出力線DVSに対して行われる。感度制御動
作のみを行う場合、端子RVには端子Ｓと同じバイアス電
圧が与えられている。これによって、第４行目の各画素
セルに既に蓄積された光信号の掃き出し、言い換えるな
らば、リセット動作が行われる。

したがって、上記垂直走査動作によって、読み出し用
の垂直シフトレジスタVSR、インタレースゲート回路ITG
及び駆動回路DVによる第４行目（垂直走査線VL4、水平
信号線HS4）の読み出し動作は、上記第１行ないし第３
行の読み出し動作の後に行われるから、第４行目に配置
される画素セルのフォトダイオードの蓄積時間は、３行
分の画素セルの読み出し時間となる。

上記に代えて、感度制御用の垂直シフトレジスタVSR
E、インタレースゲート回路ITGE及び駆動回路DVEによっ
て、読み出し用の垂直シフトレジスタVSR、インタレー
スゲート回路ITG及び駆動回路DVによる第１行目（垂直
走査線VL1、水平信号線HS1）の読み出しに並行して、第
２行目（垂直走査線VL2、水平信号線HS2）の選択動作を
行わせる。これによって、水平シフトレジスタHSRによ
り形成される水平走査線HL1,HL2等の選択動作に同期し
て、出力信号線VSには第１行目におけるフォトダイオー
ドD1、D2等に蓄積された光信号が時系列的に読み出され
る。この読み出し動作は、端子Ｓから負荷抵抗を介した
上記光信号に対応した電流の供給によって行われ、読み
出し動作と同時にプリチャージ（リセット）動作が行わ
れる。同様な動作が、第２行目におけるフォトダイオー
ドD3、D4等においても行われる。これによって、上記第
１行目の読み出し動作と並行して第２行目の各画素セル
に既に蓄積された光信号の掃き出し動作が行われる。し
たがって、上記垂直走査動作によって、読み出し用の垂
直シフトレジスタVSR、インタレースゲート回路ITG及び
駆動回路DVによる第２行目（垂直走査線VL2、水平信号
線HS2）の読み出し動作は、上記第１行の読み出し動作
の後に行われるから、第２行目に配置される画素セルの
フォトダイオードの蓄積時間は、１行分の画素セルの読
み出し時間となる。これによって、上記の場合に比べ
て、フォトダイオードの実質的な蓄積時間を1/3に減少
させること、言い換えるならば、感度を1/3に低くでき
る。

上述のように、感度制御用の走査回路によって行われ
る先行する垂直走査動作によってその行の画素セルがリ
セットされるから、そのリセット動作から上記読み出し
用の走査回路による実際な読み出しが行われるまでの時
間が、フォトダイオードに対する蓄積時間とされる。し
たがって、525行からなる画素アレイにあっては、上記
両垂直走査回路による異なるアドレス指定と共通の水平
走査回路による画素セルの選択動作によって、１行分の
読み出し時間を単位（最小）として最大525までの多段
階にわたる蓄積時間、言い換えるならば、525段階にわ
たる感度の設定を行うことができる。ただし、受光面照
度の変化が、上記１画面を構成する走査時間に対して無
視でき、実質的に一定の光がフォトダイオードに入射し
ているものとする。なお、最大感度（525）は、上記感
度制御用の走査回路は非動作状態のときに得られる。

第２図には、上記固体撮像装置を用いた、自動絞り機
能を持つ撮像装置の一実施例のブロック図が示されてい
る。

固体撮像装置MIDは、上記第１図に示したような感度
可変機能を持つものである。この固体撮像装置MIDから
出力される読み出し信号は、プリアンプによって増幅さ
れる。この増幅信号Voutは、一方において図示しない信
号処理回路に供給され、例えテレビジョン用の画像信号
とされる。上記増幅信号Voutは、他方において自動絞り
制御用に利用される。すなわち、上記増幅信号Voutは、
ロウパスフィルタLPFに供給され、その平均的な信号レ
ベルに変換される。この信号は、特に制限されないが、
検波回路DETに供給され、ここで直流信号化される。感
度制御回路は、上記検波回路DETの出力信号を受けて、
所望の絞り量とを比較して、最適絞り量に対応した制御
信号を形成する。すなわち、感度制御回路は、固体撮像
装置MIDに前述のような走査タイミングを制御するクロ
ック信号を供給する駆動回路からの信号VIN、及びV1等
を受けて、固体撮像装置MIDの読み出しタイミングを参
照して、それに実質的に先行する信号VINEを形成する。
すなわち、上記タイミング信号VINを基準にして、必要
な絞り量（感度）に対応した先行するタイミング信号VI
NEを形成するものであるため、実際には上記タイミング
信号VINに遅れて信号VINEが形成される。しかしなが
ら、繰り返し走査が行われるため、上記信号VINEからみ
ると、次の画面の走査では信号VINが遅れるものとされ
る。すなわち、タイミング信号VINに対して１行分遅れ
てタイミング信号VINEを発生すると、次の走査画面で
は、タイミング信号VINEは、タイミング信号VINに対し
て524行分先行するタイミング信号とみなされる。上記
タイミング信号VIN及びVINEによって、各垂直シフトレ
ジスタVSR及びVSREのシフト動作が開始されるから、前
述のような感度可変動作が行われる。

感度制御回路は、例えば電圧比較回路によって所望の
絞り量に相当する基準電圧と、上記検波回路DETからの
出力電圧とを比較して、その大小に応じて、１階段づつ
絞り量を変化させる。または、応答性を高くするため
に、上記525段階の絞り量を２値化信号に対応させてお
いて、その最上位ビットから上記電圧比較回路の出力信
号に応じて決定する。例えば、約1/2の絞り量（感度25
6）を基準にして、検波回路DETの信号が基準電圧より大
きいときには1/4（感度128）に、小さいときには3/4
（感度384）とし、以下、それぞれの半分づつの絞り量
を決定する。これによって、感度525段階の中から１つ
の最適絞り量を10回の設定動作によって得ることができ
る。上記絞り量の設定動作、言い換えるならば、感度制
御用の垂直シフトレジスタVSREの初期設定動作（VINE）
を垂直帰線期間において行うものとすると、10枚分の画
面からの読み出し信号動作に応じて最適絞り量の設定を
行うことができる。

この実施例の撮像装置では、感度可変機能が固体撮像
装置MIDに内蔵されていること、及びその読み出し出力
信号のレベルを判定して、電気的に上記感度を制御する
ものであるため、上記感度制御回路も半導体集積回路等
により構成できるから、装置の小型軽量化及び高耐久性
を図ることができる。

第３図には、上記感度制御回路に設けられる感度制御
用の信号発生回路の一実施例のブロック図が示されてい
る。

上記のように525段階の感度制御を行うためには、信
号VINに対して１ないし524行分にわたって位相が異なる
ように設定できる信号VINEを形成することが必要とされ
る。そして、上記のようにインタレースモードにおける
奇数フィールドと偶数フィールドに対応して、それぞれ
上記１ないし524行分にわたって位相が異なるように設
定できる信号VINEを形成することが必要とされる。この
ため、10ビットのバイナリーカウンタ回路が２つ必要に
なってしまう。

この実施例では、上記感度設定用のカウンタ回路を簡
素化するために、次の各回路が設けられる。

感度制御データDATAは、演算回路AUに供給される。こ
の演算回路AUは、上記指定された感度Ｘから263を減算
する。この減算結果が負（Ｘ−263＜０）なら制御信号
Ｃをロウレベルにするとともに上記感度Ｘをそのまま出
力する。また、このときには、感度制御用の奇数フィー
ルド信号FAEをハイレベルにする。一方、減算結果が正
（Ｘ−263≧０）なら、上記制御信号Ｃをハイレベルに
するともとに、その減算結果（Ｘ−263）を出力する。
また、このときには感度制御用の偶数フィールド信号FB
Eをハイレベルにする。ダウンカウンタ回路DWCTは、上
記出力信号Ｘ又はＸ−263が初期値として入力される。
このダウンカウンタ回路DWCTは、９ビットのカウンタ回
路からなり、上記初期値に応じた計数動作を行う。

上記制御信号Ｃはアンド（AND）ゲート回路G1に供給
される。このアンドゲート回路G1の他方の入力には、読
み出し用の奇数フィールド信号FAが供給される。そし
て、このゲート回路G1の出力信号は、スイッチSWの切り
換えを指示する。すなわち、スイッチSWは、奇数フィー
ルドFAのとき、上記減算結果が正なら同図に示すように
接点ｂ側に接続させる。これに応じて、信号VINを受け
る遅延回路DLによって形成される１行分遅れた信号VI
N′が上記ダウンカウンタ回路DWCTに入力される。ま
た、スイッチSWは、上記制御信号Ｃがロウレベルか、又
は偶数フィールドなら接点ａ側に切り換える。これに応
じて、信号VINが上記ダウンカウンタ回路DWCTに供給さ
れる。ダウンカウンタ回路DWCTは、上記スイッチSWを通
した信号VIN′又はVINを受けて、垂直シフトレジスタVS
Rに供給されるクロック信号V1の計数動作を開始する。
このダウンカウンタ回路DWCTの出力が零にされたタイミ
ングで、上記感度制御用の信号VINEが発生される。これ
によって、10ビットからなるダウンカウンタ回路DWCTに
より、奇数及び偶数フィールドに対応した感度制御用の
タイミング信号VINEを形成することができる。

次に、第４図に示したタイミング図を参照して、上記
第３図に示したブロック図の感度設定動作を説明する。

例えば、感度Ｘを264に設定するとき、演算回路AU
は、264−263の減算結果（１）をダウンカウンタ回路DW
CTにプリセットする。また、偶数フィールドFBEをハイ
レベルにして偶数フィールドに対応した感度設定用の垂
直シフトレジスタVSREに対する入力信号VINEの設定であ
ることを指示する。すなわち、読み出し用の奇数フィー
ルド用の入力信号VINを用いて偶数フィールドの感度設
定を行うことを指示する。上記読み出し用の奇数フィー
ルドFAの信号によってスイッチSWは接点ｂ側に接続され
る。それ故、入力信号VINを遅延回路DLによって１行分
遅れた信号VIN′が供給されたとき、ダウンカウンタ回
路DWCTは、その計数動作を開始する。したがって、出力
信号VINEは上記計数値１のダウン計数後、言い換えるな
らば、入力信号VINに対して２行分遅れた発生される。
この信号VINEは、上記のように偶数フィールドFBEに対
応したものであるので、それを基準にすると、読み出し
用の偶数フィールドFBの入力信号VINに対して263−２＝
261（行）先行して感度制御用垂直シフトレジスタVSRE
がシフト動作を行うものとなる。これによって、最初の
１フレームにおける偶数フィールドの読み出し動作に対
して261（525−264）行分の走査時間に対応した蓄積時
間（感度）の設定が行われる。

また、次のフレームにおける奇数フィールドに対応し
て演算回路AUは、264−263の減算結果（１）をダウンカ
ウンタ回路DWCTにプリセットする。偶数フィールドでは
信号FAのロウレベルによってスイッチSWは接点ａ側に切
り換えられる。それ故、ダウンカウンタ回路DWCTは、入
力信号VINがそのまま供給されたとき、その計数動作を
開始する。したがって、出力信号VINEは入力信号VINを
基準にして上記計数値１のダウン計数後、言い換えるな
らば、偶数フィールドに対応した入力信号VINに対して
１行分遅れて発生される。この信号VINEを基準にする
と、次のフレームにおける奇数フィールドFAの入力信号
VINに対して262−１＝261（行）先行して感度制御用垂
直シフトレジスタVSREがシフト動作を行うものとなる。
すなわち、上記同様に奇数フィールドの読み出し動作に
対して261（525−264）行分の走査時間に対応した蓄積
時間（感度）の設定が行われる。

これに対して、例えば感度Ｘを260に設定するとき、
演算回路AUは260−263の減算結果（−３）が負であるこ
とに応じて、上記感度260をそのままダウンカンウタ回
路DWCTにプリセットする。また、奇数フィールドFAEを
ハイレベルにして奇数フィールドに対応した感度設定用
の垂直シフトレジスタVSREに対する入力信号VINEの設定
であることを指示する。すなわち、読み出し用の奇数フ
ィールド用の入力信号VINを用いて次のフレームにおけ
る奇数フィールドの感度設定を行うことを指示する。さ
らに、上記制御信号Ｃがロウレベルにされる。これによ
って、スイッチSWは接点ａ側に接続される。それ故、入
力信号VINが供給されたとき、ダウンカウンタ回路DWCT
は、その計数動作を開始する。したがって、出力信号VI
NEは上記計数値260のダウン計数後、言い換えるなら
ば、入力信号VINに対して260行分遅れた発生される。こ
の信号VINEを基準にして、次のフレームでの奇数フィー
ルドFAの入力信号VINに対して525−260＝265（行）先行
して感度制御用垂直シフトレジスタVSREがシフト動作を
行うものとなる。すなわち、次のフレームにおける奇数
フィールドの読み出し動作に対して265行分の走査時間
に対応した蓄積時間（感度）の設定が行われる。

また、偶数フィールドに対応して演算回路AUは、上記
同様に感度260をそのままダウンカンウタ回路DWCTにプ
リセットする。また、偶数フィールドFBEをハイレベル
にして偶数フィールドに対応した感度設定用の垂直シフ
トレジスタVSREに対する入力信号VINEの設定であること
を指示する。すなわち、読み出し用の偶数フィールド用
の入力信号VINを用いて次のフレームにおける偶数フィ
ールドの感度設定を行うことを指示する。以下の動作
は、上記奇数フィールドでの感度設定と同様であるの
で、その説明を省略する。

このように、上記設定感度Ｘと、実際の固体撮像装置
MIDの感度Ｙとは補数（Ｙ＝525−Ｘ）の関係にある。

上記の実施例から得られる作用効果は、下記の通りで
ある。

（１）二次元状に配列された複数個の画素セルの信号を
時系列的に出力させる第１の走査回路に加えて、上記第
１の走査回路による垂直走査方向の選択アドレスと独立
したアドレスにより垂直走査方向の選択動作を行う第２
の走査回路を設け、上記第２の走査回路によって第１の
走査回路による垂直走査に対して先行する垂直走査を行
わせることによって、上記２つの垂直走査の時間差に応
じて光電変換素子の蓄積時間を制御することが可能とな
るという効果が得られる。

（２）上記（１）により、レンズに機械的な絞り機構を
用いることなく、電子回路による自動絞り機構を設ける
ことができる。これによって、テレビジョンカメラの小
型軽量化を図ることができるという効果が得られる。

（３）上記（２）により、自動絞り機能を電子回路化で
きるから高信頼性を実現することができるという効果が
得られる。

（４）固体撮像装置の垂直方向の行数分に相当する多段
階にわたる感度制御（絞り制御）が可能になるため、高
品質の画像信号を得ることができるという効果が得られ
る。

（５）感度動作を画面の１枚毎に高速に変化させること
ができるから、応答性の高い自動絞り制御が可能になる
という効果が得られる。

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図の実施
例回路において、インタレースゲート回路や駆動回路
は、その走査方式に応じて種々の実施形態を採ることが
できる。また、水平期間期間を利用して、感度設定用の
中間走査動作を行うようにするものであってもよい。

この発明は、上記MOS型固体撮像装置の他、例えばCCD
（電荷移送素子）を用いたものにも適用できる。すなわ
ち、読み出しが行われる行に対して先行する行における
フォトダイオードの電荷を掃き出させるリセット回路を
付加し、このリセット回路を感度設定用の走査回路によ
り動作状態にすればよい。このように、この発明は固体
撮像装置に広く利用できるものである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、二次元状に配列された複数個の画素セル
の信号を時系列的に出力させる第１の走査回路に加え
て、上記第１の走査回路による垂直走査方向の選択アド
レスと独立したアドレスにより垂直走査方向の選択動作
を行う第２の走査回路を設け、上記第２の走査回路によ
って第１の走査回路による垂直走査に対して先行する垂
直走査を行わせることによって、上記２つの垂直走査の
時間差に応じて光電変換素子の蓄積時間を制御すること
が可能となる。また、本願発明では第１の走査回路と第
２の走査回路が各画素の同じMOSFETのゲートを駆動する
構成を採ることにより、読出し時、掃き出し時のスイッ
チMOSFETのしきい値に差を生じることがない。この為、
各フォトダイオードに掃出されないで常に残る電荷、い
わゆるゲタ電荷、を生じることが無い。従って各ホトダ
イオードごとにゲタ電荷がバラツクことにより生じる画
面ムラを防止する効果がある。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す固体撮像装置の要
図回路図、 第２図は、上記第１図の固体撮像装置を利用した自動絞
り機能を持つ撮像装置の一実施例を示すブロック図、 第３図は、その感度制御回路に用いられる感度設定用の
信号発生回路の一実施例を示すブロック図、 第４図は、その動作の一例を説明するためのタイミング
図である。 PD……画素アレイ、VSR……読み出し用垂直シフトレジ
スタ、ITG……読み出し用インタレースゲート回路、DV
……読み出し用駆動回路、VSRE……感度設定用垂直シフ
トレジスタ、ITGE……感度設定用インタレースゲート回
路、DVE……感度設定用駆動回路、HSR……水平シフトレ
ジスタ、MID……固体撮像装置、LPF……ロウパスフィル
タ、DET……検波回路、AU……演算回路、DWCT……ダウ
ンカウンタ回路、DL……遅延回路、SW……スイッチ

Claims (2)

【特許請求の範囲】
1. 【請求項１】光電変換素子と該光電変換素子に接続され
   る少なくとも１つのスイッチ素子を含む複数の画素と、
   第１端子と、該第１端子と異なる第２端子と、第１タイ
   ミングで選択的に上記スイッチ素子のゲートを駆動し上
   記光電変換素子を上記スイッチ素子を介して上記第１端
   子に接続する第１走査回路と、第２タイミングで選択的
   に上記スイッチ素子のゲートを駆動し上記光電変換素子
   を上記スイッチ素子を介して上記第２端子に接続する第
   ２走査回路とより成ることを特徴とする固体撮像装置。
2. 【請求項２】複数の画素が複数の水平及び垂直走査線と
   共に２次元状に配置され、各画素は光電変換素子と該光
   電変換素子に直列に接続された第１及び第２トランジス
   タで構成され、該第１トランジスタの制御電極は対応す
   る上記垂直走査線に接続され、上記第２トランジスタの
   制御電極は対応する上記水平走査線に接続され、上記水
   平走査線を選択的に活性化する水平走査回路と、上記垂
   直走査線の一方の端にあり上記垂直走査線を選択的に活
   性化する第１垂直走査回路と、上記垂直走査線の他方の
   端にあり上記垂直走査線を選択的に活性化する第２垂直
   回路と、第１端子と、第２端子と、上記第１垂直走査回
   路により駆動され上記光電変換素子と上記第１端子を対
   応する上記第１トランジスタ及び第２トランジスタを介
   して接続する第１接続回路と、上記第２垂直走査回路に
   より駆動され上記光電変換素子と上記第２端子を対応す
   る上記第１トランジスタ及び第２トランジスタを介して
   接続する第２接続回路とより成る固体撮像装置。