JPH0815157B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH0815157B2 JPH0815157B2 JP59155251A JP15525184A JPH0815157B2 JP H0815157 B2 JPH0815157 B2 JP H0815157B2 JP 59155251 A JP59155251 A JP 59155251A JP 15525184 A JP15525184 A JP 15525184A JP H0815157 B2 JPH0815157 B2 JP H0815157B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
- H01L29/8126—Thin film MESFET's
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明はガラス基板上に形成可能な薄膜トランジスタ
（TFT）に係り、とくに液晶デイスプレイパネル用等に
好適なスイツチング・トランジスタに関するものであ
る。
（TFT）に係り、とくに液晶デイスプレイパネル用等に
好適なスイツチング・トランジスタに関するものであ
る。
薄膜形成電界効果トランジスタ（TFT）が特公昭40-16
459号や電子通伝学会技報83,No.80,1983年７月20日（CP
M83−22）p27〜33等で知られている。
459号や電子通伝学会技報83,No.80,1983年７月20日（CP
M83−22）p27〜33等で知られている。
第１図はアモルフアスシリコンを用いた薄膜トランジ
スタの一例の断面図を示したものである。本TFTの製造
方法を簡単に説明すると、ガラス基板１上にゲート電極
11を形成し、その上に絶縁層３およびアモルフアスシリ
コン（ａ−Si）のｉ層４およびｎ層５を形成する。しか
る後に、Cr6,Al7等の電極用金属を堆積し、これを加工
してソース８およびドレイン９の各電極を形成する。形
成したパターンをマスクとしてａ−Siのｎ層をドライエ
ツチによりエツチングする。このようにして作製したTF
Tはエンハンスメント系FETで、ドライン電流のON,OFF比
が６桁に達するものである。OFF電流も5pA（ゲート幅30
0μ、ゲート長10μ）と低く、液晶ドライブ用には極め
て適したものである。しかしながら、アモルフアスシリ
コンの移動度が低いために、本TFTのON電流が低レベル
に留まりTFTのを寸法を小さくすることに問題があつ
た。
スタの一例の断面図を示したものである。本TFTの製造
方法を簡単に説明すると、ガラス基板１上にゲート電極
11を形成し、その上に絶縁層３およびアモルフアスシリ
コン（ａ−Si）のｉ層４およびｎ層５を形成する。しか
る後に、Cr6,Al7等の電極用金属を堆積し、これを加工
してソース８およびドレイン９の各電極を形成する。形
成したパターンをマスクとしてａ−Siのｎ層をドライエ
ツチによりエツチングする。このようにして作製したTF
Tはエンハンスメント系FETで、ドライン電流のON,OFF比
が６桁に達するものである。OFF電流も5pA（ゲート幅30
0μ、ゲート長10μ）と低く、液晶ドライブ用には極め
て適したものである。しかしながら、アモルフアスシリ
コンの移動度が低いために、本TFTのON電流が低レベル
に留まりTFTのを寸法を小さくすることに問題があつ
た。
また本TFTは界面特性が微妙な影響を及ぼし動作中経
時変化を生ずることが判明している。すなわち、ドレイ
ン電流が流していくと、しきい電圧VTのシフトが観測さ
れオフ電流の増大が認められた。
時変化を生ずることが判明している。すなわち、ドレイ
ン電流が流していくと、しきい電圧VTのシフトが観測さ
れオフ電流の増大が認められた。
本発明の目的はアモルフアスシリコンを用いた、ON電
流が大きく安定性の高いTFTを提供することにある。本
発明のもう一つの目的はプロセス上の容易性をTFT寸法
の微小化により、TFT作製歩留りを向上させることであ
る。
流が大きく安定性の高いTFTを提供することにある。本
発明のもう一つの目的はプロセス上の容易性をTFT寸法
の微小化により、TFT作製歩留りを向上させることであ
る。
薄膜トランジスタとしては各種のものが可能である
が、本発明のアモルフアスシリコンのMESTFTを実現する
ことにより、前記目的を達成するものである。VESFETを
実現するためにゲートのショットキ中電極の形成がキー
ポイントであるが、これを金属−アモルフアスシリコン
間のシヨツトキ障壁、もしくは金属とアモルフアスシリ
コンの界面反応層を用いて実現する。この反応層は、薄
い反応層でありながら高い導電性を有し同時にシヨツト
キ障壁特性も良好なものであり、障壁面がアモルフアス
シリコン内部に形成されるため表面状態の影響が少な
く、安定な特性を有するもので前記目的の達成のために
極めて適したものである。
が、本発明のアモルフアスシリコンのMESTFTを実現する
ことにより、前記目的を達成するものである。VESFETを
実現するためにゲートのショットキ中電極の形成がキー
ポイントであるが、これを金属−アモルフアスシリコン
間のシヨツトキ障壁、もしくは金属とアモルフアスシリ
コンの界面反応層を用いて実現する。この反応層は、薄
い反応層でありながら高い導電性を有し同時にシヨツト
キ障壁特性も良好なものであり、障壁面がアモルフアス
シリコン内部に形成されるため表面状態の影響が少な
く、安定な特性を有するもので前記目的の達成のために
極めて適したものである。
以下本発明の実施例を図面により説明する。
実施例1: 第２図は本発明の一実施例を示したものである。本TF
Tはシヨツトキ障壁をゲートとして用いる、いわゆるMES
FETであり、デプリーシヨン（Depletion）形のFETとし
て動作する。製作方法は下記の通りである。コーニング
7059ガラス基板１上にプラズマCVD（Chemical Vapor De
position）法により、水素化アモルフアスシリコン（ａ
−Si:H）を堆積する。基板温度230℃でSiH4ガスを用い
てアンドープａ−Si:H（ｉ）層４を、ついでPH3ガスとS
iH4ガスを混合（混合比PH3／SiH4〜10-2Ｖ％）したガス
を用いてａ−Si:H（n-）層10を、ついで上記混合比1.0V
％のガスを用いてａ−Si:H（ｎ）層５を順次堆積する。
電極金属としてCr層６を0.1μm,Al層７を0.5μｍ全面に
蒸着する。蒸着後ゲート領域２のCr,Alをエツチングす
る。Alのエツチ液はリン酸：硝酸：水＝6:2:1混合液で
あり、Crのエツチ液には硝酸第２セリウムアンモン,250
g/1の水溶液を用いた。ついでCr,Al層をマスクとして
ａ−Si（ｎ）層５を、ａ−Si:H（n-）層10に達するまで
エツチする。エツチングはCF4によるドライエツチによ
り行なつた。露出した層10上にNi層を蒸着し、パターニ
ングを行つた後熱処理（220℃,20分間）を行つてゲート
電極11とした。
Tはシヨツトキ障壁をゲートとして用いる、いわゆるMES
FETであり、デプリーシヨン（Depletion）形のFETとし
て動作する。製作方法は下記の通りである。コーニング
7059ガラス基板１上にプラズマCVD（Chemical Vapor De
position）法により、水素化アモルフアスシリコン（ａ
−Si:H）を堆積する。基板温度230℃でSiH4ガスを用い
てアンドープａ−Si:H（ｉ）層４を、ついでPH3ガスとS
iH4ガスを混合（混合比PH3／SiH4〜10-2Ｖ％）したガス
を用いてａ−Si:H（n-）層10を、ついで上記混合比1.0V
％のガスを用いてａ−Si:H（ｎ）層５を順次堆積する。
電極金属としてCr層６を0.1μm,Al層７を0.5μｍ全面に
蒸着する。蒸着後ゲート領域２のCr,Alをエツチングす
る。Alのエツチ液はリン酸：硝酸：水＝6:2:1混合液で
あり、Crのエツチ液には硝酸第２セリウムアンモン,250
g/1の水溶液を用いた。ついでCr,Al層をマスクとして
ａ−Si（ｎ）層５を、ａ−Si:H（n-）層10に達するまで
エツチする。エツチングはCF4によるドライエツチによ
り行なつた。露出した層10上にNi層を蒸着し、パターニ
ングを行つた後熱処理（220℃,20分間）を行つてゲート
電極11とした。
本TFTはゲート電極に電圧を印加しないときに電流が
流れるいわゆるデプリーシヨン形トランジスタで、ゲー
ト電極に逆バイアス（負電圧）を加えるとOFF状態とな
る。ゲート電極はシヨツトキ障壁を形成しており、とく
にこの場合はNiとａ−Si:Hの界面反応層（界面反応層に
関しては特願昭57−220641に詳述されている）を利用し
ているため、この界面特性は良好かつ安定なものであり
TFT特性も安定かつ良好なものとなるものである。さら
に電流−電圧特性に影響を及ぼすｉ層とn-の界面も良好
であるため、トランジスタ特性の劣化も少ない。またプ
レーナ構造となつているため、プロセス上も有利であ
り、ゲート電極が上部にあるため上部からの光の影響を
受けにくいという特徴も有する。遮光に関する特徴を更
に指摘するならば、本構造はプレーナ構造を有するため
基板側からの光に対する対策も比較的容易に行える。ま
ずCr蒸着膜をガラス基板上に堆積した後この上に第２図
に示したような素子を作製すればよい。ゲート遮光も充
分であるため、遮光効果は大となる。遮光用Cr蒸着膜は
ａ−Si:H層４との密着性が良好であるため、この観点か
らもむしろ望ましいプロセスである。またこのCr電極を
接地またはバイアスを加えることにより特性を安定化す
ることができる。
流れるいわゆるデプリーシヨン形トランジスタで、ゲー
ト電極に逆バイアス（負電圧）を加えるとOFF状態とな
る。ゲート電極はシヨツトキ障壁を形成しており、とく
にこの場合はNiとａ−Si:Hの界面反応層（界面反応層に
関しては特願昭57−220641に詳述されている）を利用し
ているため、この界面特性は良好かつ安定なものであり
TFT特性も安定かつ良好なものとなるものである。さら
に電流−電圧特性に影響を及ぼすｉ層とn-の界面も良好
であるため、トランジスタ特性の劣化も少ない。またプ
レーナ構造となつているため、プロセス上も有利であ
り、ゲート電極が上部にあるため上部からの光の影響を
受けにくいという特徴も有する。遮光に関する特徴を更
に指摘するならば、本構造はプレーナ構造を有するため
基板側からの光に対する対策も比較的容易に行える。ま
ずCr蒸着膜をガラス基板上に堆積した後この上に第２図
に示したような素子を作製すればよい。ゲート遮光も充
分であるため、遮光効果は大となる。遮光用Cr蒸着膜は
ａ−Si:H層４との密着性が良好であるため、この観点か
らもむしろ望ましいプロセスである。またこのCr電極を
接地またはバイアスを加えることにより特性を安定化す
ることができる。
また第２図あるいは上記実施例においてａ−Si:H
（ｉ）を堆積する前にａ−Si:H（ｐ）層を堆積すること
を効果的である。
（ｉ）を堆積する前にａ−Si:H（ｐ）層を堆積すること
を効果的である。
実施例2: 第３図は本発明の別の実施例を示したものである。前
記実施例と同様ガラス基板１上にプラズマCVD法によ
り、ａ−Si:H（ｉ）層3a,a−Si:H（n-）層4,a−Si:H
（ｉ）層3b,a−Si:H（ｎ）層５をこの順に堆積する。厚
さはそれぞれ0.2μm,0.1μm,0.3μm,0.02μｍである。
記実施例と同様ガラス基板１上にプラズマCVD法によ
り、ａ−Si:H（ｉ）層3a,a−Si:H（n-）層4,a−Si:H
（ｉ）層3b,a−Si:H（ｎ）層５をこの順に堆積する。厚
さはそれぞれ0.2μm,0.1μm,0.3μm,0.02μｍである。
つづいてこれも前記実施例と同様にCr6,Al7層を蒸着
し、パターニングしてソース電極8,ドレイン電極９を形
成した後これをマスクにしてａ−Si:H（ｎ）層をエツチ
ングする。
し、パターニングしてソース電極8,ドレイン電極９を形
成した後これをマスクにしてａ−Si:H（ｎ）層をエツチ
ングする。
ゲート電極12の領域２以外をホトレジストによりカバ
ーしてから、ゲート電極用金属としてのCr12を0.1μｍ
蒸着し、リフトオフ法によりホトレジストとその上のCr
電極膜を除去する。
ーしてから、ゲート電極用金属としてのCr12を0.1μｍ
蒸着し、リフトオフ法によりホトレジストとその上のCr
電極膜を除去する。
試作素子はａ−Si:H（n-）領域をチヤネルとするデプ
リーシヨン形トランジスタで、ソース接地でドレインに
正電圧を加えることにより電流が流れる。ａ−Si:H
（ｉ）３とCr12の間にはシヨツトキ障壁が形成されゲー
ト電圧に負電圧を印加するとチヤネルの伝導度が変調さ
れてドレイン電流が減少する。
リーシヨン形トランジスタで、ソース接地でドレインに
正電圧を加えることにより電流が流れる。ａ−Si:H
（ｉ）３とCr12の間にはシヨツトキ障壁が形成されゲー
ト電圧に負電圧を印加するとチヤネルの伝導度が変調さ
れてドレイン電流が減少する。
第４図は第３図の素子の変形素子で、ガラス基板上に
Ta電極14およびａ−Si:H（ｐ）層13を堆積した点を除い
て第３図の実施例と同様である。この素子ではシヨツト
キバリアによる変調とともに、ａ−Si−Ｈのpin接合に
よる変調も同時にかけることにより、電流の制御を更に
効果的に行つているものである。
Ta電極14およびａ−Si:H（ｐ）層13を堆積した点を除い
て第３図の実施例と同様である。この素子ではシヨツト
キバリアによる変調とともに、ａ−Si−Ｈのpin接合に
よる変調も同時にかけることにより、電流の制御を更に
効果的に行つているものである。
本実施例においてもプレーナ構造のメリツトは維持さ
れておりプロセス上有利な構成となつている。
れておりプロセス上有利な構成となつている。
実施例3: 第５図は本発明の別の実施例を示したものである。ガ
ラス基板上にまずゲート電極12としてCr層を0.1μｍの
厚さにスパツタ法により堆積した後パターニングを施
す。ついでプラズマCVD法によりａ−Si:H（ｉ）層3,a−
Si:H（ｎ）層15をそれぞれ0.2μm,0.05μｍ堆積する。
ソースおよびドレイン電極8,9としてはCrを用いた。
ラス基板上にまずゲート電極12としてCr層を0.1μｍの
厚さにスパツタ法により堆積した後パターニングを施
す。ついでプラズマCVD法によりａ−Si:H（ｉ）層3,a−
Si:H（ｎ）層15をそれぞれ0.2μm,0.05μｍ堆積する。
ソースおよびドレイン電極8,9としてはCrを用いた。
動作は上記実施例と同様にデプリーシヨン形のFETで
あり、ゲート電極に負電圧を加えることによりドレイン
電流を制御することが可能である。
あり、ゲート電極に負電圧を加えることによりドレイン
電流を制御することが可能である。
第６図は本実施例の一変形を示したものである。ゲー
ト電極12上にアモルフアスのａ−SiC:H（ｉ）17を堆積
したのち、ａ−Si:H（ｎ）15,a−Si:H（n+）５を堆積す
る。ａ−SiCを堆積はプラズマCVD法により、導入ガスを
SiH4とCH4を用いて行なつた。動作は上記第５図の実施
例の素子と同様である。
ト電極12上にアモルフアスのａ−SiC:H（ｉ）17を堆積
したのち、ａ−Si:H（ｎ）15,a−Si:H（n+）５を堆積す
る。ａ−SiCを堆積はプラズマCVD法により、導入ガスを
SiH4とCH4を用いて行なつた。動作は上記第５図の実施
例の素子と同様である。
実施例4: 第７図は本発明の別の実施例を示したもので、ａ−S
i:H（n+）層５を後からつける工程によつて作製するも
のである。
i:H（n+）層５を後からつける工程によつて作製するも
のである。
このためには上記実施例と同様にａ−Si:H（ｉ）3a,a
−Si:H（ｎ）15,a−Si:H（ｉ）3bをこの順に堆積した
後、Cr層をゲート電極用金属16として蒸着する。ゲート
電極用加工を行い、ａ−Si:H層3bをドライエツチにより
ａ−Si:H（ｎ）層15に達するまでエツチングする。ホト
レジストを残したままn+層５を堆積し、リフトオフ法に
よりソース，ドレイン領域以外のn+層をエツチオフす
る。ソース，ドレイン電極8,9はTa層により形成し、Cr1
6との選択エツチを可能としている。
−Si:H（ｎ）15,a−Si:H（ｉ）3bをこの順に堆積した
後、Cr層をゲート電極用金属16として蒸着する。ゲート
電極用加工を行い、ａ−Si:H層3bをドライエツチにより
ａ−Si:H（ｎ）層15に達するまでエツチングする。ホト
レジストを残したままn+層５を堆積し、リフトオフ法に
よりソース，ドレイン領域以外のn+層をエツチオフす
る。ソース，ドレイン電極8,9はTa層により形成し、Cr1
6との選択エツチを可能としている。
本発明によればａ−Si:Hと金属界面のシヨツトキバリ
アをゲートとして利用するため、安定かつON電流の大き
い薄膜トランジスタが形成できるため、液晶ドライブ用
アレイ等に用いるスイツチ素子の面積を小さくできるの
で高い歩留りでアレイを形成でき極めて効果的である。
アをゲートとして利用するため、安定かつON電流の大き
い薄膜トランジスタが形成できるため、液晶ドライブ用
アレイ等に用いるスイツチ素子の面積を小さくできるの
で高い歩留りでアレイを形成でき極めて効果的である。
本実施例においては半導体としてはａ−Si:Hを主とし
て説明したが、これはａ−Si:Hあるいはａ−SiGe等の材
料であつても同様の効果が期待できる。
て説明したが、これはａ−Si:Hあるいはａ−SiGe等の材
料であつても同様の効果が期待できる。
またゲート電極としてはａ−Si:Hと金属の界面反応層
（特願昭40−16459号）を単独で用いることも可能であ
り同様な特性が得られる。この場合金属を堆積し熱処理
した後、金属を除去する。さらにこの界面反応層は光の
透明電極として動作するので、第８図に示す構造で光セ
ンサをかねるTFTあるいはホトトラジスタとしても動作
させることが出来、広い応用分野をもつものである。
（特願昭40−16459号）を単独で用いることも可能であ
り同様な特性が得られる。この場合金属を堆積し熱処理
した後、金属を除去する。さらにこの界面反応層は光の
透明電極として動作するので、第８図に示す構造で光セ
ンサをかねるTFTあるいはホトトラジスタとしても動作
させることが出来、広い応用分野をもつものである。
ゲート用金属としてはCr、Ta以外にMo,W,Pt,Co,Ni,T
i,V,Zr,Nb,Hf,Pd,Rh,Co等を用いることができる。
i,V,Zr,Nb,Hf,Pd,Rh,Co等を用いることができる。
第１図は従来の薄膜トラジスタの断面図、第２図〜第８
図は本発明の実施例を示す薄膜トランジスタの断面図で
ある。 １……ガラス基板、２……ゲート領域、3,3a,3b……絶
縁膜、４……ａ−Si:H（ｉ）、５……ａ−Si:H（n+）、
６……Cr、７……Al、８……ソース電極、９……ドライ
ン電極、10……ａ−Si:H（ｎ）、11,12……ゲート電
極、13……ａ−Si:H（ｐ）、14……Ta、15……ａ−Si:H
（ｎ）、17……ａ−SiC（ｉ）、19……ａ−Siと金属（C
r等）との界面反応層。
図は本発明の実施例を示す薄膜トランジスタの断面図で
ある。 １……ガラス基板、２……ゲート領域、3,3a,3b……絶
縁膜、４……ａ−Si:H（ｉ）、５……ａ−Si:H（n+）、
６……Cr、７……Al、８……ソース電極、９……ドライ
ン電極、10……ａ−Si:H（ｎ）、11,12……ゲート電
極、13……ａ−Si:H（ｐ）、14……Ta、15……ａ−Si:H
（ｎ）、17……ａ−SiC（ｉ）、19……ａ−Siと金属（C
r等）との界面反応層。
Claims (2)
- 【請求項１】ソース、ドレイン、ゲート及びアモルファ
スシリコンからなる半導体層を有する薄膜トランジスタ
の製造方法において、 上記ゲートは金属膜を含み、該金属膜は、アモルファス
シリコンとの界面反応層が、アモルファスシリコンとの
間にショットキ障壁を形成するような金属膜であり、上
記金属膜と上記アモルファスシリコンからなる半導体層
の間に導体層が設けられ、かつ、 上記導体層が熱処理により上記金属膜と上記半導体層と
の界面反応によって形成されることを特徴とする薄膜ト
ランジスタの製造方法。 - 【請求項２】特許請求の範囲第１項記載の薄膜トラジス
タの製造方法において、上記金属膜が、Cr,Mo,W,Ta,Ti,
Ni,Pt,V,Zr,Nb,Hf,Pd,Rh,Coの群から選ばれた少なくと
も一者を含有する金属膜であることを特徴とする薄膜ト
ランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59155251A JPH0815157B2 (ja) | 1984-07-27 | 1984-07-27 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59155251A JPH0815157B2 (ja) | 1984-07-27 | 1984-07-27 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6135565A JPS6135565A (ja) | 1986-02-20 |
| JPH0815157B2 true JPH0815157B2 (ja) | 1996-02-14 |
Family
ID=15601836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59155251A Expired - Lifetime JPH0815157B2 (ja) | 1984-07-27 | 1984-07-27 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0815157B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2681148B2 (ja) * | 1986-07-29 | 1997-11-26 | 工業技術院長 | 薄膜接合電界効果素子の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5687361A (en) * | 1979-12-19 | 1981-07-15 | Hitachi Ltd | Semiconductor device and its manufacture |
| JPS5691470A (en) * | 1979-12-25 | 1981-07-24 | Toshiba Corp | Semiconductor |
-
1984
- 1984-07-27 JP JP59155251A patent/JPH0815157B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6135565A (ja) | 1986-02-20 |
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