JPH08148565A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH08148565A JPH08148565A JP28805394A JP28805394A JPH08148565A JP H08148565 A JPH08148565 A JP H08148565A JP 28805394 A JP28805394 A JP 28805394A JP 28805394 A JP28805394 A JP 28805394A JP H08148565 A JPH08148565 A JP H08148565A
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- forming
- wiring
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Abstract
(57)【要約】
【目的】 コンタクトホール内の配線の接続信頼性を向
上させる。また、フォトマスクの解像度以下の微細な径
のコンタクトホールを形成する。 【構成】 ドライエッチングの選択性を利用し、窒化シ
リコン膜５をマスクにして酸化シリコン膜４をドライエ
ッチングすることにより、開孔（コンタクトホール）７
Ｂを形成する。次に、開孔７Ｂの内部を含む窒化シリコ
ン膜５上に酸化シリコン膜を堆積し、この酸化シリコン
膜を全面ドライエッチングして開孔７Ｂの側壁にサイド
ウォール・スペーサ８を形成する。この開孔７Ｂは、そ
の断面がテーパ状となるため、開孔７Ｂ内に堆積される
配線用導電膜のステップカバレージが良好になる。ま
た、サイドウォール・スペーサ８の膜厚分だけ開孔７Ｂ
の径が縮小されるため、フォトレジストの解像度以下の
径の開孔７Ｂが得られる。
上させる。また、フォトマスクの解像度以下の微細な径
のコンタクトホールを形成する。 【構成】 ドライエッチングの選択性を利用し、窒化シ
リコン膜５をマスクにして酸化シリコン膜４をドライエ
ッチングすることにより、開孔（コンタクトホール）７
Ｂを形成する。次に、開孔７Ｂの内部を含む窒化シリコ
ン膜５上に酸化シリコン膜を堆積し、この酸化シリコン
膜を全面ドライエッチングして開孔７Ｂの側壁にサイド
ウォール・スペーサ８を形成する。この開孔７Ｂは、そ
の断面がテーパ状となるため、開孔７Ｂ内に堆積される
配線用導電膜のステップカバレージが良好になる。ま
た、サイドウォール・スペーサ８の膜厚分だけ開孔７Ｂ
の径が縮小されるため、フォトレジストの解像度以下の
径の開孔７Ｂが得られる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置の
製造技術に関し、特に、半導体基板やその上に堆積した
絶縁膜に微細な径の開孔を形成する技術に関するもので
ある。
製造技術に関し、特に、半導体基板やその上に堆積した
絶縁膜に微細な径の開孔を形成する技術に関するもので
ある。
【０００２】
【従来の技術】半導体集積回路装置の微細化に伴って、
半導体基板と配線、あるいは上下層の配線間を接続する
開孔（コンタクトホール）の径が微細になると、コンタ
クトホール内の配線用導電膜のカバレージが低下し、配
線の接続信頼性を得ることが困難となる。
半導体基板と配線、あるいは上下層の配線間を接続する
開孔（コンタクトホール）の径が微細になると、コンタ
クトホール内の配線用導電膜のカバレージが低下し、配
線の接続信頼性を得ることが困難となる。
【０００３】その対策として、従来は、ウェットエッチ
ングとドライエッチングとを組み合わせて階段状ないし
はテーパ状のコンタクトホールを形成することによっ
て、配線用導電膜のカバレージを向上させたり、コンタ
クトホール内にタングステン（Ｗ）などの高融点金属を
選択成長させることによって、配線の接続信頼性を確保
する方法が採られてきた。なお、タングステンの選択成
長技術については、「エス・ディー・エム（ＳＤＭ）８
８−３６」や「ＳＤＭ８８−３７」などに記載がある。
ングとドライエッチングとを組み合わせて階段状ないし
はテーパ状のコンタクトホールを形成することによっ
て、配線用導電膜のカバレージを向上させたり、コンタ
クトホール内にタングステン（Ｗ）などの高融点金属を
選択成長させることによって、配線の接続信頼性を確保
する方法が採られてきた。なお、タングステンの選択成
長技術については、「エス・ディー・エム（ＳＤＭ）８
８−３６」や「ＳＤＭ８８−３７」などに記載がある。
【０００４】また、半導体集積回路装置がさらに微細化
されてくると、フォトマスクの解像度以下の微細なコン
タクトホールを形成する技術が必要となってくる。
されてくると、フォトマスクの解像度以下の微細なコン
タクトホールを形成する技術が必要となってくる。
【０００５】従来、フォトマスクの解像度以下のコンタ
クトホールを形成する技術としては、フォトマスクを透
過する光の位相を変えることによって、投影像のコント
ラストを向上させる位相シフト技術が知られている。な
お、位相シフト技術については、特公昭６２−５９２９
６号公報、特開昭６２−６７５１４号公報、特開平２−
１４０７４３号公報などに記載がある。
クトホールを形成する技術としては、フォトマスクを透
過する光の位相を変えることによって、投影像のコント
ラストを向上させる位相シフト技術が知られている。な
お、位相シフト技術については、特公昭６２−５９２９
６号公報、特開昭６２−６７５１４号公報、特開平２−
１４０７４３号公報などに記載がある。
【０００６】
【発明が解決しようとする課題】しかしながら、ウェッ
トエッチングとドライエッチングとを組み合わせて絶縁
膜にコンタクトホールを形成する上記従来の技術は、ウ
ェットエッチング時にフォトレジストと絶縁膜との隙間
にエッチング液が浸入してにじみが発生したり、ドライ
エッチング時にフォトレジスト成分が分解してポリマが
発生したりするために、コンタクトホールの形状制御が
難しいという問題がある。
トエッチングとドライエッチングとを組み合わせて絶縁
膜にコンタクトホールを形成する上記従来の技術は、ウ
ェットエッチング時にフォトレジストと絶縁膜との隙間
にエッチング液が浸入してにじみが発生したり、ドライ
エッチング時にフォトレジスト成分が分解してポリマが
発生したりするために、コンタクトホールの形状制御が
難しいという問題がある。
【０００７】また、タングステンの選択成長技術は、タ
ングステンの異常成長による結晶粒の粗大化など、選択
性や安定性に問題がある。
ングステンの異常成長による結晶粒の粗大化など、選択
性や安定性に問題がある。
【０００８】さらに、位相シフト技術を用いる場合は、
フォトマスクに通常のパターンと位相シフトパターンと
を形成しなければならないため、フォトマスクの製造コ
ストが高価なものになってしまうという問題がある。
フォトマスクに通常のパターンと位相シフトパターンと
を形成しなければならないため、フォトマスクの製造コ
ストが高価なものになってしまうという問題がある。
【０００９】本発明の目的は、絶縁膜に形成したコンタ
クトホールを通じて接続される半導体基板と配線、ある
いは下層配線と上層配線の接続信頼性を向上させること
のできる技術を提供することにある。
クトホールを通じて接続される半導体基板と配線、ある
いは下層配線と上層配線の接続信頼性を向上させること
のできる技術を提供することにある。
【００１０】本発明の他の目的は、フォトマスクの解像
度以下の微細な径のコンタクトホールを形成することの
できる技術を提供することにある。
度以下の微細な径のコンタクトホールを形成することの
できる技術を提供することにある。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１３】（１）本発明の半導体集積回路装置の製造
方法は、（ａ）半導体基板上に形成した第１の配線を覆
う第１の絶縁膜上に、前記第１の絶縁膜とはドライエッ
チングの選択性が異なる第２の絶縁膜を形成する工程、
（ｂ）前記第２の絶縁膜上に形成したフォトレジストパ
ターンをマスクにして前記第２の絶縁膜をドライエッチ
ングすることにより、前記第２の絶縁膜に開孔を形成す
る工程、（ｃ）前記フォトレジストパターンを除去した
後、前記第２の絶縁膜をマスクにして前記第１の絶縁膜
をドライエッチングすることにより、前記第１の絶縁膜
に開孔を形成する工程、（ｄ）前記開孔の内部を含む前
記第２の絶縁膜上に、前記第２の絶縁膜とはドライエッ
チングの選択性が異なる第３の絶縁膜を形成した後、前
記第３の絶縁膜を全面ドライエッチングすることによ
り、前記開孔の側壁にサイドウォール・スペーサを形成
する工程、（ｅ）前記開孔の内部を含む前記第２の絶縁
膜上に配線用導電膜を形成した後、前記配線用導電膜を
パターニングすることにより、前記開孔を通じて前記第
１の配線と電気的に接続された第２の配線を形成する工
程、を含むものである。
方法は、（ａ）半導体基板上に形成した第１の配線を覆
う第１の絶縁膜上に、前記第１の絶縁膜とはドライエッ
チングの選択性が異なる第２の絶縁膜を形成する工程、
（ｂ）前記第２の絶縁膜上に形成したフォトレジストパ
ターンをマスクにして前記第２の絶縁膜をドライエッチ
ングすることにより、前記第２の絶縁膜に開孔を形成す
る工程、（ｃ）前記フォトレジストパターンを除去した
後、前記第２の絶縁膜をマスクにして前記第１の絶縁膜
をドライエッチングすることにより、前記第１の絶縁膜
に開孔を形成する工程、（ｄ）前記開孔の内部を含む前
記第２の絶縁膜上に、前記第２の絶縁膜とはドライエッ
チングの選択性が異なる第３の絶縁膜を形成した後、前
記第３の絶縁膜を全面ドライエッチングすることによ
り、前記開孔の側壁にサイドウォール・スペーサを形成
する工程、（ｅ）前記開孔の内部を含む前記第２の絶縁
膜上に配線用導電膜を形成した後、前記配線用導電膜を
パターニングすることにより、前記開孔を通じて前記第
１の配線と電気的に接続された第２の配線を形成する工
程、を含むものである。
【００１４】（２）本発明の半導体集積回路装置の製造
方法は、（ａ）半導体基板上に形成した第１の絶縁膜上
に、前記第１の絶縁膜とはドライエッチングの選択性が
異なる第２の絶縁膜を形成する工程、（ｂ）前記第２の
絶縁膜上に形成したフォトレジストパターンをマスクに
して前記第２の絶縁膜をドライエッチングすることによ
り、前記第２の絶縁膜に開孔を形成する工程、（ｃ）前
記フォトレジストパターンを除去した後、前記第２の絶
縁膜をマスクにして前記第１の絶縁膜をドライエッチン
グすることにより、前記第１の絶縁膜に開孔を形成する
工程、（ｄ）前記開孔の内部を含む前記第２の絶縁膜上
に、前記第２の絶縁膜とはドライエッチングの選択性が
異なる第３の絶縁膜を形成した後、前記第３の絶縁膜を
全面ドライエッチングすることにより、前記開孔の側壁
にサイドウォール・スペーサを形成する工程、（ｅ）前
記開孔の内部を含む前記第２の絶縁膜上に配線用導電膜
を形成した後、前記配線用導電膜をパターニングするこ
とにより、前記開孔を通じて前記半導体基板と電気的に
接続された配線を形成する工程、を含むものである。
方法は、（ａ）半導体基板上に形成した第１の絶縁膜上
に、前記第１の絶縁膜とはドライエッチングの選択性が
異なる第２の絶縁膜を形成する工程、（ｂ）前記第２の
絶縁膜上に形成したフォトレジストパターンをマスクに
して前記第２の絶縁膜をドライエッチングすることによ
り、前記第２の絶縁膜に開孔を形成する工程、（ｃ）前
記フォトレジストパターンを除去した後、前記第２の絶
縁膜をマスクにして前記第１の絶縁膜をドライエッチン
グすることにより、前記第１の絶縁膜に開孔を形成する
工程、（ｄ）前記開孔の内部を含む前記第２の絶縁膜上
に、前記第２の絶縁膜とはドライエッチングの選択性が
異なる第３の絶縁膜を形成した後、前記第３の絶縁膜を
全面ドライエッチングすることにより、前記開孔の側壁
にサイドウォール・スペーサを形成する工程、（ｅ）前
記開孔の内部を含む前記第２の絶縁膜上に配線用導電膜
を形成した後、前記配線用導電膜をパターニングするこ
とにより、前記開孔を通じて前記半導体基板と電気的に
接続された配線を形成する工程、を含むものである。
【００１５】（３）本発明の半導体集積回路装置の製造
方法は、（ａ）半導体基板上に形成した第１の絶縁膜上
に、前記第１の絶縁膜とはドライエッチングの選択性が
異なる第２の絶縁膜を形成する工程、（ｂ）前記第２の
絶縁膜上に形成したフォトレジストパターンをマスクに
して前記第２の絶縁膜をドライエッチングすることによ
り、前記第２の絶縁膜に開孔を形成する工程、（ｃ）前
記フォトレジストパターンを除去した後、前記第２の絶
縁膜をマスクにして前記第１の絶縁膜をドライエッチン
グすることにより、前記第１の絶縁膜に開孔を形成する
工程、（ｄ）前記開孔の内部を含む前記第２の絶縁膜上
に、前記第２の絶縁膜とはドライエッチングの選択性が
異なる第３の絶縁膜を形成した後、前記第３の絶縁膜を
全面ドライエッチングすることにより、前記開孔の側壁
にサイドウォール・スペーサを形成する工程、（ｅ）前
記第２の絶縁膜および前記開孔の側壁に形成した前記サ
イドウォール・スペーサをマスクにして前記開孔の底部
の前記半導体基板をドライエッチングすることにより、
前記半導体基板に凹溝を形成する工程、を含むものであ
る。
方法は、（ａ）半導体基板上に形成した第１の絶縁膜上
に、前記第１の絶縁膜とはドライエッチングの選択性が
異なる第２の絶縁膜を形成する工程、（ｂ）前記第２の
絶縁膜上に形成したフォトレジストパターンをマスクに
して前記第２の絶縁膜をドライエッチングすることによ
り、前記第２の絶縁膜に開孔を形成する工程、（ｃ）前
記フォトレジストパターンを除去した後、前記第２の絶
縁膜をマスクにして前記第１の絶縁膜をドライエッチン
グすることにより、前記第１の絶縁膜に開孔を形成する
工程、（ｄ）前記開孔の内部を含む前記第２の絶縁膜上
に、前記第２の絶縁膜とはドライエッチングの選択性が
異なる第３の絶縁膜を形成した後、前記第３の絶縁膜を
全面ドライエッチングすることにより、前記開孔の側壁
にサイドウォール・スペーサを形成する工程、（ｅ）前
記第２の絶縁膜および前記開孔の側壁に形成した前記サ
イドウォール・スペーサをマスクにして前記開孔の底部
の前記半導体基板をドライエッチングすることにより、
前記半導体基板に凹溝を形成する工程、を含むものであ
る。
【００１６】
【作用】上記した手段によれば、第１の絶縁膜の開孔の
側壁にサイドウォール・スペーサを形成することによ
り、この開孔の断面がテーパ状となるため、この開孔内
に堆積される配線用導電膜のステップカバレージが良好
になる。
側壁にサイドウォール・スペーサを形成することによ
り、この開孔の断面がテーパ状となるため、この開孔内
に堆積される配線用導電膜のステップカバレージが良好
になる。
【００１７】上記した手段によれば、第１の絶縁膜の開
孔をドライエッチングで形成する際にフォトレジストを
使用しないことにより、フォトレジスト成分の分解によ
るポリマ発生の問題を回避することができる。また、ウ
ェットエッチング・プロセスを一切使用しないので、エ
ッチング液のにじみなどによる開孔形状のばらつきの問
題も回避することができる。
孔をドライエッチングで形成する際にフォトレジストを
使用しないことにより、フォトレジスト成分の分解によ
るポリマ発生の問題を回避することができる。また、ウ
ェットエッチング・プロセスを一切使用しないので、エ
ッチング液のにじみなどによる開孔形状のばらつきの問
題も回避することができる。
【００１８】上記した手段によれば、第１の絶縁膜の開
孔の側壁にサイドウォール・スペーサを形成することに
より、サイドウォール・スペーサの膜厚分だけ開孔の径
が縮小されるため、通常のフォトマスクを使ってフォト
レジストの解像度以下の径の開孔を形成することができ
る。
孔の側壁にサイドウォール・スペーサを形成することに
より、サイドウォール・スペーサの膜厚分だけ開孔の径
が縮小されるため、通常のフォトマスクを使ってフォト
レジストの解像度以下の径の開孔を形成することができ
る。
【００１９】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。なお、実施例を説明するための全図におい
て同一機能を有するものは同一の符号を付し、その繰り
返しの説明は省略する。
に説明する。なお、実施例を説明するための全図におい
て同一機能を有するものは同一の符号を付し、その繰り
返しの説明は省略する。
【００２０】（実施例１）本実施例は、上下層の配線間
を接続する開孔（コンタクトホール）の形成に適用した
ものである。
を接続する開孔（コンタクトホール）の形成に適用した
ものである。
【００２１】図１において、１は半導体基板、２は絶縁
膜、３は第１層目の配線である。半導体基板１は、ガリ
ウムヒ素（ＧａＡｓ）などの化合物半導体からなる半絶
縁性基板または単結晶シリコン基板であり、絶縁膜２
は、例えばＣＶＤ法で堆積した酸化シリコン膜からな
る。また、配線３は、Ａｕ、Ａｌ、Ｗ（タングステン）
などの導電膜からなる。
膜、３は第１層目の配線である。半導体基板１は、ガリ
ウムヒ素（ＧａＡｓ）などの化合物半導体からなる半絶
縁性基板または単結晶シリコン基板であり、絶縁膜２
は、例えばＣＶＤ法で堆積した酸化シリコン膜からな
る。また、配線３は、Ａｕ、Ａｌ、Ｗ（タングステン）
などの導電膜からなる。
【００２２】開孔を形成するには、まず、図２に示すよ
うに、上記配線３上にＣＶＤ法で酸化シリコン膜（第１
の絶縁膜）４を堆積した後、この酸化シリコン膜４上に
ＣＶＤ法で窒化シリコン膜（第２の絶縁膜）５を堆積す
る。
うに、上記配線３上にＣＶＤ法で酸化シリコン膜（第１
の絶縁膜）４を堆積した後、この酸化シリコン膜４上に
ＣＶＤ法で窒化シリコン膜（第２の絶縁膜）５を堆積す
る。
【００２３】次に、上記窒化シリコン膜５上にフォトレ
ジストを塗布し、これを通常のフォトマスクで露光、現
像して、図３に示すようなフォトレジストパターン６を
形成した後、このフォトレジストパターン６をマスクに
して窒化シリコン膜５をドライエッチングすることによ
り、酸化シリコン膜４に達する開孔７Ａを形成する。
ジストを塗布し、これを通常のフォトマスクで露光、現
像して、図３に示すようなフォトレジストパターン６を
形成した後、このフォトレジストパターン６をマスクに
して窒化シリコン膜５をドライエッチングすることによ
り、酸化シリコン膜４に達する開孔７Ａを形成する。
【００２４】次に、上記フォトレジストパターン６を除
去した後、図４に示すように、ドライエッチングの選択
性を利用し、窒化シリコン膜５をマスクにして酸化シリ
コン膜４をドライエッチングすることにより、配線３に
達する開孔（コンタクトホール）７Ｂを形成する。
去した後、図４に示すように、ドライエッチングの選択
性を利用し、窒化シリコン膜５をマスクにして酸化シリ
コン膜４をドライエッチングすることにより、配線３に
達する開孔（コンタクトホール）７Ｂを形成する。
【００２５】次に、上記開孔７Ｂの内部を含む窒化シリ
コン膜５上にＣＶＤ法で酸化シリコン膜（第３の絶縁
膜）を堆積した後、窒化シリコン膜５上の酸化シリコン
膜を全面ドライエッチングし、図５に示すように、開孔
７Ｂの側壁にサイドウォール・スペーサ８を形成する。
コン膜５上にＣＶＤ法で酸化シリコン膜（第３の絶縁
膜）を堆積した後、窒化シリコン膜５上の酸化シリコン
膜を全面ドライエッチングし、図５に示すように、開孔
７Ｂの側壁にサイドウォール・スペーサ８を形成する。
【００２６】次に、上記開孔７Ｂの内部を含む窒化シリ
コン膜５上にスパッタ法でＡｕ、Ａｌ、Ｗなどの配線用
導電膜を堆積した後、この配線用導電膜をパターニング
することにより、図６に示すように、開孔７Ｂを通じて
第１層目の配線３と電気的に接続された第２層目の配線
９を形成する。
コン膜５上にスパッタ法でＡｕ、Ａｌ、Ｗなどの配線用
導電膜を堆積した後、この配線用導電膜をパターニング
することにより、図６に示すように、開孔７Ｂを通じて
第１層目の配線３と電気的に接続された第２層目の配線
９を形成する。
【００２７】以上の工程からなる本実施例の製造方法に
よれば、次のような効果を得ることができる。
よれば、次のような効果を得ることができる。
【００２８】（１）第１層目の配線３と第２層目の配線
９とを接続する開孔７Ｂの側壁にサイドウォール・スペ
ーサ８を形成することにより、この開孔７Ｂの断面がテ
ーパ状となる。そのため、この開孔７Ｂ内に堆積される
配線用導電膜のステップカバレージが良好になり、第１
層目の配線３と第２層目の配線９の接続信頼性が向上す
る。
９とを接続する開孔７Ｂの側壁にサイドウォール・スペ
ーサ８を形成することにより、この開孔７Ｂの断面がテ
ーパ状となる。そのため、この開孔７Ｂ内に堆積される
配線用導電膜のステップカバレージが良好になり、第１
層目の配線３と第２層目の配線９の接続信頼性が向上す
る。
【００２９】（２）酸化シリコン膜４をドライエッチン
グして開孔７Ｂを形成する際にフォトレジストを使用し
ないので、フォトレジスト成分の分解によるポリマ発生
の問題を回避することができる。また、ウェットエッチ
ング・プロセスを一切使用しないので、エッチング液の
にじみなどによる開孔（７Ａ，７Ｂ）の形状のばらつき
も生じない。すなわち、開孔（７Ａ，７Ｂ）を高い寸法
精度で形成することができるので、第１層目の配線３と
第２層目の配線９の接続信頼性が向上する。
グして開孔７Ｂを形成する際にフォトレジストを使用し
ないので、フォトレジスト成分の分解によるポリマ発生
の問題を回避することができる。また、ウェットエッチ
ング・プロセスを一切使用しないので、エッチング液の
にじみなどによる開孔（７Ａ，７Ｂ）の形状のばらつき
も生じない。すなわち、開孔（７Ａ，７Ｂ）を高い寸法
精度で形成することができるので、第１層目の配線３と
第２層目の配線９の接続信頼性が向上する。
【００３０】（３）第１層目の配線３と第２層目の配線
９とを接続する開孔７Ｂの側壁にサイドウォール・スペ
ーサ８を形成することにより、サイドウォール・スペー
サ８の膜厚分だけ開孔７Ｂの径が縮小されるため、通常
のフォトマスクを使って、実質的にフォトレジストの解
像度以下の径の開孔７Ｂを形成することができる。これ
により、開孔７Ｂが形成された領域の配線３，９に大径
のドッグ・ボーンを設ける必要がなくなるので、配線
３，９を高密度に配置することができ、半導体集積回路
装置の高集積化を促進することができる。
９とを接続する開孔７Ｂの側壁にサイドウォール・スペ
ーサ８を形成することにより、サイドウォール・スペー
サ８の膜厚分だけ開孔７Ｂの径が縮小されるため、通常
のフォトマスクを使って、実質的にフォトレジストの解
像度以下の径の開孔７Ｂを形成することができる。これ
により、開孔７Ｂが形成された領域の配線３，９に大径
のドッグ・ボーンを設ける必要がなくなるので、配線
３，９を高密度に配置することができ、半導体集積回路
装置の高集積化を促進することができる。
【００３１】（実施例２）本実施例は、半導体基板と配
線とを接続する開孔（コンタクトホール）の形成に適用
したものである。
線とを接続する開孔（コンタクトホール）の形成に適用
したものである。
【００３２】まず、図７に示すように、拡散層１０を形
成した半導体基板１の主面上にＣＶＤ法で酸化シリコン
膜２を堆積した後、この酸化シリコン膜２上にＣＶＤ法
で窒化シリコン膜５を堆積する。
成した半導体基板１の主面上にＣＶＤ法で酸化シリコン
膜２を堆積した後、この酸化シリコン膜２上にＣＶＤ法
で窒化シリコン膜５を堆積する。
【００３３】次に、上記窒化シリコン膜５上にフォトレ
ジストを塗布し、これを通常のフォトマスクで露光、現
像して、図８に示すようなフォトレジストパターン１１
を形成した後、このフォトレジストパターン１１をマス
クにして窒化シリコン膜５をドライエッチングすること
により、酸化シリコン膜２に達する開孔１２Ａを形成す
る。
ジストを塗布し、これを通常のフォトマスクで露光、現
像して、図８に示すようなフォトレジストパターン１１
を形成した後、このフォトレジストパターン１１をマス
クにして窒化シリコン膜５をドライエッチングすること
により、酸化シリコン膜２に達する開孔１２Ａを形成す
る。
【００３４】次に、上記フォトレジストパターン１１を
除去した後、図９に示すように、ドライエッチングの選
択性を利用し、窒化シリコン膜５をマスクにして酸化シ
リコン膜２をドライエッチングすることにより、半導体
基板１の拡散層１０に達する開孔（コンタクトホール）
１２Ｂを形成する。
除去した後、図９に示すように、ドライエッチングの選
択性を利用し、窒化シリコン膜５をマスクにして酸化シ
リコン膜２をドライエッチングすることにより、半導体
基板１の拡散層１０に達する開孔（コンタクトホール）
１２Ｂを形成する。
【００３５】次に、上記開孔１２Ｂの内部を含む窒化シ
リコン膜５上にＣＶＤ法で酸化シリコン膜を堆積した
後、窒化シリコン膜５上の酸化シリコン膜を全面ドライ
エッチングし、図１０に示すように、開孔１２Ｂの側壁
にサイドウォール・スペーサ１３を形成する。
リコン膜５上にＣＶＤ法で酸化シリコン膜を堆積した
後、窒化シリコン膜５上の酸化シリコン膜を全面ドライ
エッチングし、図１０に示すように、開孔１２Ｂの側壁
にサイドウォール・スペーサ１３を形成する。
【００３６】次に、上記開孔１２Ｂの内部を含む窒化シ
リコン膜５上にスパッタ法で配線用導電膜を堆積した
後、この配線用導電膜をパターニングすることにより、
図１１に示すように、開孔１２Ｂを通じて拡散層１０と
電気的に接続された配線１４を形成する。
リコン膜５上にスパッタ法で配線用導電膜を堆積した
後、この配線用導電膜をパターニングすることにより、
図１１に示すように、開孔１２Ｂを通じて拡散層１０と
電気的に接続された配線１４を形成する。
【００３７】以上の工程からなる本実施例の製造方法に
よれば、前記実施例１とほぼ同様の効果を得ることがで
きる。また、フォトレジストの解像度以下の径の開孔１
２Ｂを形成することができるので、拡散層１０の面積を
縮小して、半導体集積回路装置の高集積化を促進するこ
とができる。
よれば、前記実施例１とほぼ同様の効果を得ることがで
きる。また、フォトレジストの解像度以下の径の開孔１
２Ｂを形成することができるので、拡散層１０の面積を
縮小して、半導体集積回路装置の高集積化を促進するこ
とができる。
【００３８】（実施例３）本実施例は、半導体基板に素
子分離用の凹溝を形成する工程に適用したものである。
子分離用の凹溝を形成する工程に適用したものである。
【００３９】まず、図１２に示すように、半導体基板１
の主面上に堆積した酸化シリコン膜２に開孔１２Ｂを形
成し、次いでその側壁にサイドウォール・スペーサ１３
を形成する。この開孔１２Ｂおよびサイドウォール・ス
ペーサ１３は、前記実施例２と同じ方法で形成する。
の主面上に堆積した酸化シリコン膜２に開孔１２Ｂを形
成し、次いでその側壁にサイドウォール・スペーサ１３
を形成する。この開孔１２Ｂおよびサイドウォール・ス
ペーサ１３は、前記実施例２と同じ方法で形成する。
【００４０】次に、図１３に示すように、酸化シリコン
膜２上の窒化シリコン膜５および開孔１２Ｂの側壁に形
成したサイドウォール・スペーサ１３をマスクにして開
孔１２Ｂの底部の半導体基板１をドライエッチングする
ことにより、半導体基板１に素子分離用の凹溝１５を形
成する。その後、この凹溝１５内に酸化シリコン膜など
の絶縁膜を埋込むことにより、素子分離が完了する。
膜２上の窒化シリコン膜５および開孔１２Ｂの側壁に形
成したサイドウォール・スペーサ１３をマスクにして開
孔１２Ｂの底部の半導体基板１をドライエッチングする
ことにより、半導体基板１に素子分離用の凹溝１５を形
成する。その後、この凹溝１５内に酸化シリコン膜など
の絶縁膜を埋込むことにより、素子分離が完了する。
【００４１】以上の工程からなる本実施例の製造方法に
よれば、前記実施例１、２とほぼ同様の効果を得ること
ができる。また、フォトレジストの解像度以下の径の凹
溝１５を形成することができるので、素子分離領域の面
積を縮小して、半導体集積回路装置の高集積化を促進す
ることができる。
よれば、前記実施例１、２とほぼ同様の効果を得ること
ができる。また、フォトレジストの解像度以下の径の凹
溝１５を形成することができるので、素子分離領域の面
積を縮小して、半導体集積回路装置の高集積化を促進す
ることができる。
【００４２】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００４３】前記実施例１〜３では、窒化シリコン膜を
マスクにして酸化シリコン膜をドライエッチングした
が、例えばＡｌＮ（窒化アルミニウム）膜や、Ａｌ2 Ｏ
3 （アルミナ）膜などを用いて酸化シリコン膜をドライ
エッチングしてもよい。
マスクにして酸化シリコン膜をドライエッチングした
が、例えばＡｌＮ（窒化アルミニウム）膜や、Ａｌ2 Ｏ
3 （アルミナ）膜などを用いて酸化シリコン膜をドライ
エッチングしてもよい。
【００４４】また、ＭＩＳＦＥＴを有する半導体集積回
路装置の場合は、ＭＩＳＦＥＴのゲート電極の側壁にサ
イドウォール・スペーサを形成する工程を利用して、開
孔（コンタクトホール）の側壁にサイドウォール・スペ
ーサを同時に形成すれば、製造工程の増加を防ぐことが
できる。
路装置の場合は、ＭＩＳＦＥＴのゲート電極の側壁にサ
イドウォール・スペーサを形成する工程を利用して、開
孔（コンタクトホール）の側壁にサイドウォール・スペ
ーサを同時に形成すれば、製造工程の増加を防ぐことが
できる。
【００４５】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００４６】（１）本発明によれば、開孔（コンタクト
ホール）の側壁にサイドウォール・スペーサを形成する
ことにより、この開孔の断面がテーパ状となるため、こ
の開孔内に堆積される配線用導電膜のステップカバレー
ジが良好になり、配線の接続信頼性を向上させることが
できる。
ホール）の側壁にサイドウォール・スペーサを形成する
ことにより、この開孔の断面がテーパ状となるため、こ
の開孔内に堆積される配線用導電膜のステップカバレー
ジが良好になり、配線の接続信頼性を向上させることが
できる。
【００４７】（２）本発明によれば、開孔（コンタクト
ホール）をドライエッチングで形成する際にフォトレジ
ストを使用しないことにより、フォトレジスト成分の分
解によるポリマ発生の問題を回避することができ、ま
た、ウェットエッチング・プロセスを一切使用しないの
で、エッチング液のにじみなどによる開孔形状のばらつ
きの問題も回避することができる。従って、開孔を高い
寸法精度で形成することができるので、配線の接続信頼
性を向上させることができる。
ホール）をドライエッチングで形成する際にフォトレジ
ストを使用しないことにより、フォトレジスト成分の分
解によるポリマ発生の問題を回避することができ、ま
た、ウェットエッチング・プロセスを一切使用しないの
で、エッチング液のにじみなどによる開孔形状のばらつ
きの問題も回避することができる。従って、開孔を高い
寸法精度で形成することができるので、配線の接続信頼
性を向上させることができる。
【００４８】（３）本発明によれば、開孔（コンタクト
ホール）の側壁にサイドウォール・スペーサを形成する
ことにより、通常のフォトマスクを使って、実質的にフ
ォトレジストの解像度以下の径の開孔を形成することが
できるので、半導体集積回路装置の微細化、高集積化を
促進することができる。
ホール）の側壁にサイドウォール・スペーサを形成する
ことにより、通常のフォトマスクを使って、実質的にフ
ォトレジストの解像度以下の径の開孔を形成することが
できるので、半導体集積回路装置の微細化、高集積化を
促進することができる。
【図１】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図２】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図３】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図４】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図７】本発明の他の実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図８】本発明の他の実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図９】本発明の他の実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の他の実施例である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の他の実施例である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の他の実施例である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の他の実施例である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
１ 半導体基板 ２ 絶縁膜 ３ 配線 ４ 酸化シリコン膜 ５ 窒化シリコン膜 ６ フォトレジストパターン ７Ａ 開孔 ７Ｂ 開孔（コンタクトホール） ８ サイドウォール・スペーサ ９ 配線 １０ 拡散層 １１ フォトレジストパターン １２Ａ 開孔 １２Ｂ 開孔（コンタクトホール） １３ サイドウォール・スペーサ １４ 配線 １５ 凹溝
Claims (5)
- 【請求項１】 次の工程（ａ）〜（ｅ）を含むことを特
徴とする半導体集積回路装置の製造方法。 （ａ）半導体基板上に形成した第１の配線を覆う第１の
絶縁膜上に、前記第１の絶縁膜とはドライエッチングの
選択性が異なる第２の絶縁膜を形成する工程、（ｂ）前
記第２の絶縁膜上に形成したフォトレジストパターンを
マスクにして前記第２の絶縁膜をドライエッチングする
ことにより、前記第２の絶縁膜に開孔を形成する工程、
（ｃ）前記フォトレジストパターンを除去した後、前記
第２の絶縁膜をマスクにして前記第１の絶縁膜をドライ
エッチングすることにより、前記第１の絶縁膜に開孔を
形成する工程、（ｄ）前記開孔の内部を含む前記第２の
絶縁膜上に、前記第２の絶縁膜とはドライエッチングの
選択性が異なる第３の絶縁膜を形成した後、前記第３の
絶縁膜を全面ドライエッチングすることにより、前記開
孔の側壁にサイドウォール・スペーサを形成する工程、
（ｅ）前記開孔の内部を含む前記第２の絶縁膜上に配線
用導電膜を形成した後、前記配線用導電膜をパターニン
グすることにより、前記開孔を通じて前記第１の配線と
電気的に接続された第２の配線を形成する工程。 - 【請求項２】 次の工程（ａ）〜（ｅ）を含むことを特
徴とする半導体集積回路装置の製造方法。 （ａ）半導体基板上に形成した第１の絶縁膜上に、前記
第１の絶縁膜とはドライエッチングの選択性が異なる第
２の絶縁膜を形成する工程、（ｂ）前記第２の絶縁膜上
に形成したフォトレジストパターンをマスクにして前記
第２の絶縁膜をドライエッチングすることにより、前記
第２の絶縁膜に開孔を形成する工程、（ｃ）前記フォト
レジストパターンを除去した後、前記第２の絶縁膜をマ
スクにして前記第１の絶縁膜をドライエッチングするこ
とにより、前記第１の絶縁膜に開孔を形成する工程、
（ｄ）前記開孔の内部を含む前記第２の絶縁膜上に、前
記第２の絶縁膜とはドライエッチングの選択性が異なる
第３の絶縁膜を形成した後、前記第３の絶縁膜を全面ド
ライエッチングすることにより、前記開孔の側壁にサイ
ドウォール・スペーサを形成する工程、（ｅ）前記開孔
の内部を含む前記第２の絶縁膜上に配線用導電膜を形成
した後、前記配線用導電膜をパターニングすることによ
り、前記開孔を通じて前記半導体基板と電気的に接続さ
れた配線を形成する工程。 - 【請求項３】 次の工程（ａ）〜（ｅ）を含むことを特
徴とする半導体集積回路装置の製造方法。 （ａ）半導体基板上に形成した第１の絶縁膜上に、前記
第１の絶縁膜とはドライエッチングの選択性が異なる第
２の絶縁膜を形成する工程、（ｂ）前記第２の絶縁膜上
に形成したフォトレジストパターンをマスクにして前記
第２の絶縁膜をドライエッチングすることにより、前記
第２の絶縁膜に開孔を形成する工程、（ｃ）前記フォト
レジストパターンを除去した後、前記第２の絶縁膜をマ
スクにして前記第１の絶縁膜をドライエッチングするこ
とにより、前記第１の絶縁膜に開孔を形成する工程、
（ｄ）前記開孔の内部を含む前記第２の絶縁膜上に、前
記第２の絶縁膜とはドライエッチングの選択性が異なる
第３の絶縁膜を形成した後、前記第３の絶縁膜を全面ド
ライエッチングすることにより、前記開孔の側壁にサイ
ドウォール・スペーサを形成する工程、（ｅ）前記第２
の絶縁膜および前記開孔の側壁に形成した前記サイドウ
ォール・スペーサをマスクにして前記開孔の底部の前記
半導体基板をドライエッチングすることにより、前記半
導体基板に凹溝を形成する工程。 - 【請求項４】 前記凹溝を素子分離に用いることを特徴
とする請求項３記載の半導体集積回路装置の製造方法。 - 【請求項５】 前記第１の絶縁膜および前記第３の絶縁
膜は、酸化シリコン系の絶縁膜からなり、前記第２の絶
縁膜は、窒化シリコン系の絶縁膜からなることを特徴と
する請求項１〜４のいずれか１項に記載の半導体集積回
路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28805394A JPH08148565A (ja) | 1994-11-22 | 1994-11-22 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28805394A JPH08148565A (ja) | 1994-11-22 | 1994-11-22 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08148565A true JPH08148565A (ja) | 1996-06-07 |
Family
ID=17725235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28805394A Pending JPH08148565A (ja) | 1994-11-22 | 1994-11-22 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08148565A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100281147B1 (ko) * | 1997-10-02 | 2001-04-02 | 김영환 | 콘택홀 형성방법 |
| US6319824B1 (en) | 1998-12-14 | 2001-11-20 | Samsung Electronics Co., Ltd. | Method of forming a contact hole in a semiconductor device |
| KR100306905B1 (ko) * | 1998-12-12 | 2001-11-30 | 김영환 | 접촉홀형성방법 |
-
1994
- 1994-11-22 JP JP28805394A patent/JPH08148565A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100281147B1 (ko) * | 1997-10-02 | 2001-04-02 | 김영환 | 콘택홀 형성방법 |
| KR100306905B1 (ko) * | 1998-12-12 | 2001-11-30 | 김영환 | 접촉홀형성방법 |
| US6319824B1 (en) | 1998-12-14 | 2001-11-20 | Samsung Electronics Co., Ltd. | Method of forming a contact hole in a semiconductor device |
| KR100301050B1 (ko) * | 1998-12-14 | 2002-06-20 | 윤종용 | 콘택을포함하는반도체장치의커패시터제조방법 |
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