JPH08148401A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JPH08148401A JPH08148401A JP6282146A JP28214694A JPH08148401A JP H08148401 A JPH08148401 A JP H08148401A JP 6282146 A JP6282146 A JP 6282146A JP 28214694 A JP28214694 A JP 28214694A JP H08148401 A JPH08148401 A JP H08148401A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- photoresist
- etching
- pair
- semiconductor element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
- G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
- G03F9/7073—Alignment marks and their environment
- G03F9/7084—Position of mark on substrate, i.e. position in (x, y, z) of mark, e.g. buried or resist covered mark, mark on rearside, at the substrate edge, in the circuit area, latent image mark, marks in plural levels
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
- G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
- G03F9/7073—Alignment marks and their environment
- G03F9/708—Mark formation
Abstract
(57)【要約】
【目的】 本発明は半導体素子の製造方法に関し、特
に、基板に形成した１対の位置決め角孔を用いてフォト
レジスト用マスクのアライメントパターンの位置合わせ
を行うことにより表裏の高精度のエッチングを行う構成
である。 【構成】 本発明による半導体素子の製造方法は、シリ
コンウエハの基板(1)に形成した１対の位置決め角孔(1
0,11)を用いて両面のフォトレジスト用マスク(13)の１
対のアライメントパターン(13b)の中心にこの位置決め
角孔(10,11)が位置するように位置合わせし、フォトレ
ジスト(30)の露光を行うことにより、両面の高精度エッ
チングを行う構成である。
に、基板に形成した１対の位置決め角孔を用いてフォト
レジスト用マスクのアライメントパターンの位置合わせ
を行うことにより表裏の高精度のエッチングを行う構成
である。 【構成】 本発明による半導体素子の製造方法は、シリ
コンウエハの基板(1)に形成した１対の位置決め角孔(1
0,11)を用いて両面のフォトレジスト用マスク(13)の１
対のアライメントパターン(13b)の中心にこの位置決め
角孔(10,11)が位置するように位置合わせし、フォトレ
ジスト(30)の露光を行うことにより、両面の高精度エッ
チングを行う構成である。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子の製造方法
に関し、特に、基板に形成した１対の平行四辺形の位置
決め角孔を用いて基板の両面にフォトレジスト用マスク
のアライメントパターンの位置合わせを行うことによ
り、基板の寸法バラツキ、形状（厚さ、形）の変化に拘
わらず、高精度の半導体素子の製造を行うための新規な
改良に関する。
に関し、特に、基板に形成した１対の平行四辺形の位置
決め角孔を用いて基板の両面にフォトレジスト用マスク
のアライメントパターンの位置合わせを行うことによ
り、基板の寸法バラツキ、形状（厚さ、形）の変化に拘
わらず、高精度の半導体素子の製造を行うための新規な
改良に関する。
【０００２】
【従来の技術】従来、シリコンウエハの基板の表裏両面
から異方性エッチングを行い、例えば、半導体加速度セ
ンサを製造する場合、表裏面のフォトレジスト用マスク
の位置合わせ精度が極めて重要である。そのため、表裏
面のフォトレジスト用マスクの位置合わせは、シリコン
ウエハのダイシングライン及びフォトレジスト用マスク
のアライメントパターンを用いて行っていた。
から異方性エッチングを行い、例えば、半導体加速度セ
ンサを製造する場合、表裏面のフォトレジスト用マスク
の位置合わせ精度が極めて重要である。そのため、表裏
面のフォトレジスト用マスクの位置合わせは、シリコン
ウエハのダイシングライン及びフォトレジスト用マスク
のアライメントパターンを用いて行っていた。
【０００３】
【発明が解決しようとする課題】従来のシリコンウエハ
の基板のエッチング方法は、以上のように構成されてい
たため、次のような課題が存在していた。すなわち、こ
のシリコンウエハの基板の形状は、一般に、その寸法、
厚さ等にわずかなバラツキが存在しており、表裏何れか
一方からのみエッチングを行う場合には問題は生じない
が、表裏両面からエッチングを行う場合には、位置精度
が高く設定されていないと、表と裏でフォトレジスト用
マスクのパターンが完全には一致せず、エッチングされ
た完成後の半導体素子の形状に各々バラツキや断面不良
が発生し、高精度が要求される例えば半導体加速度セン
サ等の半導体素子としては歩留まりを向上させることが
極めて困難であった。
の基板のエッチング方法は、以上のように構成されてい
たため、次のような課題が存在していた。すなわち、こ
のシリコンウエハの基板の形状は、一般に、その寸法、
厚さ等にわずかなバラツキが存在しており、表裏何れか
一方からのみエッチングを行う場合には問題は生じない
が、表裏両面からエッチングを行う場合には、位置精度
が高く設定されていないと、表と裏でフォトレジスト用
マスクのパターンが完全には一致せず、エッチングされ
た完成後の半導体素子の形状に各々バラツキや断面不良
が発生し、高精度が要求される例えば半導体加速度セン
サ等の半導体素子としては歩留まりを向上させることが
極めて困難であった。
【０００４】本発明は、以上のような課題を解決するた
めになされたもので、特に、基板に形状した１対の平行
四辺形の位置決め角孔を用いて基板の両面にフォトレジ
スト用マスクのアライメントパターンの位置合わせを行
うことにより、基板の寸法バラツキ、形状（厚さ、形）
の変化に拘わらず、高精度の半導体素子の製造を行う方
法を提供することを目的とする。
めになされたもので、特に、基板に形状した１対の平行
四辺形の位置決め角孔を用いて基板の両面にフォトレジ
スト用マスクのアライメントパターンの位置合わせを行
うことにより、基板の寸法バラツキ、形状（厚さ、形）
の変化に拘わらず、高精度の半導体素子の製造を行う方
法を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明による半導体素子
の製造方法は、シリコンウエハの基板にエッチングによ
り形成された１対の平行四辺形の位置決め角孔を形成
し、前記位置決め角孔がフォトレジスト用マスクのアラ
イメントパターンの中心に位置するように位置合わせ
し、前記基板のフォトレジストの露光を行う方法であ
る。
の製造方法は、シリコンウエハの基板にエッチングによ
り形成された１対の平行四辺形の位置決め角孔を形成
し、前記位置決め角孔がフォトレジスト用マスクのアラ
イメントパターンの中心に位置するように位置合わせ
し、前記基板のフォトレジストの露光を行う方法であ
る。
【０００６】さらに詳細には、前記基板として、異方性
を有するシリコン基板を用いる方法である。
を有するシリコン基板を用いる方法である。
【０００７】さらに詳細には、前記基板から半導体加速
度センサ用の半導体素子を得る方法である。
度センサ用の半導体素子を得る方法である。
【０００８】
【作用】本発明による半導体素子の製造方法において
は、シリコンウエハの基板にエッチングにより１対の平
行四辺形の位置決め角孔を形成し、前記位置決め角孔が
フォトレジスト用マスクのアライメントパターンの中心
に位置する位置決めし、この基板のフォトレジストの露
光を行うことにより、表面及び裏面におけるアライメン
トパターンと位置決め角孔の位置が正確に一致でき、基
板に形状や寸法等のバラツキがあった場合でも、表面と
裏面のエッチング位置を正確に一致させることができ、
高精度に表裏エッチング処理された半導体素子を得るこ
とができる。
は、シリコンウエハの基板にエッチングにより１対の平
行四辺形の位置決め角孔を形成し、前記位置決め角孔が
フォトレジスト用マスクのアライメントパターンの中心
に位置する位置決めし、この基板のフォトレジストの露
光を行うことにより、表面及び裏面におけるアライメン
トパターンと位置決め角孔の位置が正確に一致でき、基
板に形状や寸法等のバラツキがあった場合でも、表面と
裏面のエッチング位置を正確に一致させることができ、
高精度に表裏エッチング処理された半導体素子を得るこ
とができる。
【０００９】
【実施例】以下、図面と共に本発明による半導体素子の
製造方法の好適な実施例について詳細に説明する。図１
において符号１で示されるものはシリコンウエハからな
り１１０モードの異方性を有する基板であり（図１の
Ａ）、この基板１の両面に、保護マスク材２，３を形成
する（図１のＢ）、次に、図１の（Ｃ）のように、後述
のフォトレジスト用マスクの位置合わせ用の位置決め角
孔１０，１１（図２のＥ）に対応した表側の保護マスク
材２に穴４，５をエッチングで形成する。さらに、図１
の（Ｄ）で示すように、異方性エッチングにより基板１
に貫通孔６，７を形成し、最後に、裏側の保護マスク材
３に穴８，９を形成することにより、図２の（Ｅ）で示
すように、１対の平行四辺形の位置決め角孔１０，１１
が形成される。なお、図２のＡ〜Ｅは、図１のＡ〜Ｅに
対応した状態の斜視図である。
製造方法の好適な実施例について詳細に説明する。図１
において符号１で示されるものはシリコンウエハからな
り１１０モードの異方性を有する基板であり（図１の
Ａ）、この基板１の両面に、保護マスク材２，３を形成
する（図１のＢ）、次に、図１の（Ｃ）のように、後述
のフォトレジスト用マスクの位置合わせ用の位置決め角
孔１０，１１（図２のＥ）に対応した表側の保護マスク
材２に穴４，５をエッチングで形成する。さらに、図１
の（Ｄ）で示すように、異方性エッチングにより基板１
に貫通孔６，７を形成し、最後に、裏側の保護マスク材
３に穴８，９を形成することにより、図２の（Ｅ）で示
すように、１対の平行四辺形の位置決め角孔１０，１１
が形成される。なお、図２のＡ〜Ｅは、図１のＡ〜Ｅに
対応した状態の斜視図である。
【００１０】次に、前述の基板１を用いて半導体素子を
異方性エッチングにより得る場合について述べる。ま
ず、図３に示すように１対の位置決め角孔１０，１１を
有する基板１を図４で示すように、フォトレジスト用マ
スク１３の１対のアライメントパターン１３ａ，１３ｂ
の中心に前記位置決め角孔１０，１１がくるように位置
合わせし、この各アライメントパターン１３ａ，１３ｂ
の間（すなわち、各位置決め角孔１０，１１の間）に形
成された半導体素子用パターン２０を用いてフォトレジ
ストの露光を行う。また、基板１の裏側についても前述
と同様の方法で裏側の露光を行うと、表裏両面の異方性
エッチングの位置が一致し、基板１の形状、寸法等のバ
ラツキにも拘わらず、位置ずれのない高精度なエッチン
グ処理による半導体素子図７の２１を得ることができ
る。
異方性エッチングにより得る場合について述べる。ま
ず、図３に示すように１対の位置決め角孔１０，１１を
有する基板１を図４で示すように、フォトレジスト用マ
スク１３の１対のアライメントパターン１３ａ，１３ｂ
の中心に前記位置決め角孔１０，１１がくるように位置
合わせし、この各アライメントパターン１３ａ，１３ｂ
の間（すなわち、各位置決め角孔１０，１１の間）に形
成された半導体素子用パターン２０を用いてフォトレジ
ストの露光を行う。また、基板１の裏側についても前述
と同様の方法で裏側の露光を行うと、表裏両面の異方性
エッチングの位置が一致し、基板１の形状、寸法等のバ
ラツキにも拘わらず、位置ずれのない高精度なエッチン
グ処理による半導体素子図７の２１を得ることができ
る。
【００１１】次に、エッチング処理の工程について述べ
る。まず、図６では、（Ａ）においてシリコンウエハの
基板１に、ＳｉＯ2の酸化膜よりなる保護マスク２を形
成し、（Ｂ）において、この保護マスク２上にフォトレ
ジスト３０を形成し、（Ｃ）のように、このフォトレジ
スト３０の上にプリベークを行った後に、図５では示し
ていないが、フォトレジスト用マスク１３のアライメン
トパターン１３ｂを図４で示したように、この基板１の
位置決め角孔１０，１１に合わせ、アライナー（図示せ
ず）でフォトレジスト３０を露光し、（Ｄ）のように、
フォトレジスト３０を現像し、（Ｅ）のようにエッチン
グを施し、（Ｆ）のようにフォトレジスト３０を除去し
た後、基板１の裏側のエッチング処理も、前述と同様に
行い基板１の表裏の異方性エッチングを行うことによ
り、基板１から所定形状の半導体素子（例えば、半導体
加速度センサ）を得ることができる。
る。まず、図６では、（Ａ）においてシリコンウエハの
基板１に、ＳｉＯ2の酸化膜よりなる保護マスク２を形
成し、（Ｂ）において、この保護マスク２上にフォトレ
ジスト３０を形成し、（Ｃ）のように、このフォトレジ
スト３０の上にプリベークを行った後に、図５では示し
ていないが、フォトレジスト用マスク１３のアライメン
トパターン１３ｂを図４で示したように、この基板１の
位置決め角孔１０，１１に合わせ、アライナー（図示せ
ず）でフォトレジスト３０を露光し、（Ｄ）のように、
フォトレジスト３０を現像し、（Ｅ）のようにエッチン
グを施し、（Ｆ）のようにフォトレジスト３０を除去し
た後、基板１の裏側のエッチング処理も、前述と同様に
行い基板１の表裏の異方性エッチングを行うことによ
り、基板１から所定形状の半導体素子（例えば、半導体
加速度センサ）を得ることができる。
【００１２】片側のエッチングに関しては図５の通りで
ある。
ある。
【００１３】
【発明の効果】本発明による半導体素子の製造方法は、
以上のように構成されているため、基板に形成された１
対の平行四辺形の位置決めパターンを用いているため、
基板の形状や寸法にバラツキが存在しても、表裏両面か
らのエッチングの位置は正確に一致することになり、簡
単に高精度の半導体素子を得ることができる。
以上のように構成されているため、基板に形成された１
対の平行四辺形の位置決めパターンを用いているため、
基板の形状や寸法にバラツキが存在しても、表裏両面か
らのエッチングの位置は正確に一致することになり、簡
単に高精度の半導体素子を得ることができる。
【図１】本発明による半導体素子の製造方法の工程図で
ある。
ある。
【図２】図１に対応した斜視工程図である。
【図３】基板を示す平面図である。
【図４】図３の基板にフォトレジスト用マスクを合わせ
た状態を示す平面図である。
た状態を示す平面図である。
【図５】エッチング図である。
【図６】両面のエッチングの工程図である。
【図７】斜視図である。
１ 基板 １０，１１ 位置決め角孔 ２０ フォトレジスト用マスク １３ａ，１３ｂ アライメントパターン ３０ フォトレジスト ２１ 半導体素子
Claims (3)
- 【請求項１】 シリコンウエハの基板(1)にエッチング
により形成された１対の平行四辺形の位置決め角孔(10,
11)を形成し、前記位置決め角孔がフォトレジスト用マ
スクのアライメントパターン(13a,13b)の中心に位置す
るよう位置決めし、前記基板(1)のフォトレジスト(30)
の露光を行うようにしたことを特徴とする半導体素子の
製造方法。 - 【請求項２】 前記基板(1)として、異方性を有するシ
リコン基板を用いることを特徴とする請求項１記載の半
導体素子の製造方法。 - 【請求項３】 前記基板(1)から半導体加速度センサ用
の半導体素子(21)を得ることを特徴とする請求項１又は
２記載の半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6282146A JPH08148401A (ja) | 1994-11-16 | 1994-11-16 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6282146A JPH08148401A (ja) | 1994-11-16 | 1994-11-16 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08148401A true JPH08148401A (ja) | 1996-06-07 |
Family
ID=17648708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6282146A Pending JPH08148401A (ja) | 1994-11-16 | 1994-11-16 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08148401A (ja) |
-
1994
- 1994-11-16 JP JP6282146A patent/JPH08148401A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040406 |