JPH08146932A - ダイナミックメモリ制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 いかなる外部水平同期信号に対してもリフレ
ッシュ不良が発生しないようにする。 【構成】 ダイナミックメモリ１０１と、水平同期、水
平同期バックポーチ、水平表示，水平同期フロントポー
チの４つの期間の各期間長を決定する水平期間設定レジ
スタ群１０５と、水平期間設定レジスタ群１０５の値に
従って循環遷移させるとともに外部水平同期信号が入力
されると強制的に水平同期期間に遷移させ入力が終了す
ると水平同期バックポーチ期間に強制的に遷移させる水
平期間制御部１１０と、水平同期期間と水平同期バック
ポーチ期間でリフレッシュ動作要求を出力するリフレッ
シュ要求生成部１４１と、ダイナミックメモリ１０１に
対するアクセス制御信号を生成するダイナミックメモリ
アクセス制御部１１６で構成される。これによって、外
部水平同期信号が入力されて移行する水平同期期間と水
平同期バックポーチ期間でリフレッシュ動作が行われ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は表示制御装置に搭載す
るダイナミックメモリのリフレッシュ動作を制御するダ
イナミックメモリ制御装置に関するものである。

【０００２】

【従来の技術】ＣＲＴ表示装置などのように水平および
垂直同期信号に従って順次走査制御される表示装置にお
いて、ダイナミックメモリのリフレッシュ動作を制御す
るダイナミックメモリ制御装置の第１の従来例を図７に
示す。図７において、１０１は２つの独立したポートを
持つダイナミックメモリで、ランダムアクセスできるポ
ートを持つＲＡＭ部１０２と、シーケンシャルアクセス
できるポートを持つＳＡＭ部１０３で構成される。

【０００３】１０４はダイナミックメモリ１０１のＲＡ
Ｍ部１０２に対して読出しおよび書込み動作を行う外部
プロセッサである。１０５は水平期間長を設定する水平
期間設定レジスタ群で、水平同期（ＨＳ）期間長を設定
するＨＳレジスタ１０６、水平同期バックポーチ（ＨＢ
Ｐ）期間長を設定するＨＢＰレジスタ１０７、水平表示
（ＤＰＲ）期間長を設定するＤＰＲレジスタ１０８、水
平同期フロントポーチ（ＨＦＰ）期間長を設定するＨＦ
Ｐレジスタ１０９で構成される。上記の４つの期間が特
許請求の範囲におけるダイナミックメモリに格納される
データを表示する場合の一水平期間を第１から第３の期
間を含む少なくとも３以上の期間に相当する。

【０００４】１１０は水平期間制御部で、セレクタ１１
１、デクリメンタ１１２、２ビットカウンタ１１３、セ
レクタを切替え制御するセレクタ制御部１１４で構成さ
れる。１１５は水平期間制御部１１０で管理される水平
期間のうちＨＳ期間を検出しダイナミックメモリ１０１
に対して表示データの読出し要求およびリフレッシュ要
求を出力する表示読出し／リフレッシュ要求生成部であ
る。

【０００５】１１６はダイナミックメモリアクセス制御
部で、表示読出し／リフレッシュ要求生成部１１５から
出力される表示データの読出し要求およびリフレッシュ
要求と外部プロセッサ１０４から出力される読出しおよ
び書込み要求を調停し、その結果許可するアクセスを識
別する信号を出力する要求調停部１１７、要求調停部１
１７から出力されるアクセス識別信号を入力しダイナミ
ックメモリ１０１に制御信号を出力するメモリ制御信号
生成部１１８で構成される。

【０００６】１１９はダイナミックメモリ１０１のＲＡ
Ｍ部１０２からＳＡＭ部１０３へ読出すアドレスを生成
する表示読出しアドレス生成部である。１２０は外部プ
ロセッサ１０４および表示読出しアドレス生成部１１９
から出力されるアドレスを要求調停部１１７から出力さ
れるアクセス識別信号に従って選択し、行アドレスと列
アドレスの多重化アドレスを出力するメモリアドレス生
成部である。

【０００７】１２１は表示タイミングを決定する表示ク
ロック、１２２は外部プロセッサ１０４の動作タイミン
グを決定するシステムクロックである。１２３は水平期
間制御部１１０で管理されるＤＰＲ期間でのみ表示クロ
ック１２１をダイナミックメモリ１０１に出力するゲー
ト回路である。以上のように構成された第１の従来例で
あるダイナミックメモリ制御装置について、以下その動
作を説明する。まず２ビットカウンタ１１３がＨＳ期間
を示しているとする。この時、セレクタ制御部１１４で
水平期間設定レジスタ群１０５のＨＳレジスタ１０６が
選択され、その値がセレクタ１１１を経由してデクリメ
ンタ１１２に入力され順次デクリメントされていく。値
０になると２ビットカウンタ１１３はＨＳ期間の次の期
間であるＨＢＰ期間になり、セレクタ制御部１１４でＨ
ＢＰレジスタ１０７が選択され同様にデクリメンタ１１
２で順次デクリメントされていく。値０になると２ビッ
トカウンタ１１３はＨＢＰ期間の次の期間であるＤＰＲ
期間になり、セレクタ制御部１１４でＤＰＲレジスタ１
０８が選択され同様にデクリメンタ１１２で順次デクリ
メントされていく。値０になると２ビットカウンタ１１
３はＤＰＲ期間の次の期間であるＨＦＰ期間になり、セ
レクタ制御部１１４でＨＦＰレジスタ１０９が選択され
同様にデクリメンタ１１２で順次デクリメントされてい
く。値０になると２ビットカウンタ１１３はＨＦＰ期間
の次の期間であるＨＳ期間になり、以下同様の動作を循
環して繰返す。

【０００８】以上の循環動作中に外部水平同期信号が入
力されると、２ビットカウンタ１１３は強制的にＨＳ期
間に移行し、外部水平同期信号が入力され続ける期間中
ＨＳ期間に留まる。外部水平同期信号の入力が終了する
とＨＢＰ期間に移行し、デクリメンタ１１２に基づいて
循環動作が再開される。表示読出し／リフレッシュ要求
生成部１１５は２ビットカウンタ１１３のＨＳ期間を検
出し、１サイクルの表示読出し要求と残りの時間に相当
するサイクル分のリフレッシュ要求を要求調停部１１７
に出力する。要求調停部１１７は表示読出し／リフレッ
シュ要求生成部１１５の出力する表示読出し要求とリフ
レッシュ要求を、外部プロセッサ１０４が出力する読出
しおよび書込み要求とともに調停し、その結果許可する
アクセスを識別する信号を出力する。

【０００９】外部プロセッサ１０４の読出しおよび書込
み要求が許可された場合には、外部プロセッサ１０４の
出力するアドレスがメモリアドレス生成部１２０で多重
化され、メモリ制御信号生成部１１８で生成される制御
信号とともにダイナミックメモリ１０１に出力される。
表示読出し要求が許可された場合には、表示読出しアド
レス生成部１１９で生成されるアドレスがメモリアドレ
ス生成部１２０で多重化され、メモリ制御信号生成部１
１８で生成される制御信号とともにダイナミックメモリ
１０１に出力される。リフレッシュ要求が許可された場
合には、メモリ制御信号生成部１１８で生成される制御
信号がダイナミックメモリ１０１に出力される。

【００１０】ダイナミックメモリ１０１のＲＡＭ部１０
２からＳＡＭ部１０３へ読み出されたデータは、２ビッ
トカウンタ１１３でＤＰＲ期間と認識されている期間だ
けゲート回路１２３により表示クロック１２１に同期し
てシフトされ表示データとして出力される。以上の動作
において、水平期間制御部１１０の２ビットカウンタ１
１３で管理される水平期間とダイナミックメモリ１０１
へのリフレッシュ期間とのタイミング関係を図８および
図９に示す。図８は外部水平同期信号の入力がない場合
の関係を示したものであり、表示読出しサイクルとして
使用される最初の１サイクルを除いたＨＳ期間（太線期
間）でリフレッシュ動作が周期的に実行されていること
を示している。リフレッシュ周期は水平期間設定レジス
タ群１０５の各レジスタに設定される値で決定される。
図９は外部水平同期信号の入力が周期的に発生する場合
の関係を示したものであり、表示読出しサイクルとして
使用される最初の１サイクルを除いたＨＳ期間（太線期
間）でリフレッシュ動作が周期的に実行されていること
を示している。リフレッシュ動作は外部水平同期信号の
入力で決定される。

【００１１】なお、表示読出しサイクルとして使用され
る最初の１サイクルは、図８および図９において、各Ｈ
Ｓ期間の最初からの一定期間、つまり図８、図９では各
ＨＳ期間のうち太線のない期間である。上記以外のタイ
ミング図についても、各ＨＳ期間の最初からの一定期間
は表示読出しサイクルとして使用される。つぎに、水平
および垂直同期信号に従って順次走査制御される表示装
置のダイナミックメモリ制御装置の第２の従来例を図１
０に示す。図１０において、１０１はダイナミックメモ
リ、１０２はＲＡＭ部、１０３はＳＡＭ部、１０４は外
部プロセッサ、１０５は水平期間設定レジスタ群、１０
６はＨＳレジスタ、１０７はＨＢＰレジスタ、１０８は
ＤＰＲレジスタ、１０９はＨＦＰレジスタ、１１０は水
平期間制御部、１１１はセレクタ、１１２はデクリメン
タ、１１３は２ビットカウンタ、１１４はセレクタ制御
部、１１６はダイナミックメモリアクセス制御部、１１
７は要求調停部、１１８はメモリ制御信号生成部、１１
９は表示読出しアドレス生成部、１２０はメモリアドレ
ス生成部、１２１は表示クロック、１２２はシステムク
ロック、１２３はゲート回路で、以上は図７に示すのと
同じである。

【００１２】１３１はリフレッシュ管理部であり、リフ
レッシュ周期を管理するリフレッシュカウンタ１３２と
リフレッシュカウンタ１３２により通知されるタイミン
グでリフレッシュ要求を出力するリフレッシュ要求生成
部１３３で構成される。以上のように構成された第２の
従来例であるダイナミックメモリ制御装置の動作につい
て、第１の従来例との違いを以下に説明する。ダイナミ
ックメモリ１０１に対するリフレッシュ要求の生成方法
だけが違っており、具体的には第１の従来例ではＨＳ期
間でリフレッシュ要求していたのが、第２の従来例では
リフレッシュカウンタ１３２により管理されるタイミン
グでリフレッシュ要求される。したがって、リフレッシ
ュ動作は、第１の従来例では外部水平同期信号の入力で
決定されていたのが、第２の従来例では外部水平同期信
号とは独立に決定される。

【００１３】

【発明が解決しようとする課題】しかし、第１の従来例
に示すダイナミックメモリ制御装置においては、リフレ
ッシュ動作は外部水平同期信号の入力で決定されるため
にリフレッシュ動作が消滅する場合が発生する。図１１
および図１２に外部水平同期信号の入力期間長が短いた
めにリフレッシュ動作が消滅するタイミング関係を示
す。外部水平同期信号が一定時間以上この状態で入力さ
れ続けると、ダイナミックメモリ１０１に対するリフレ
ッシュ仕様に違反することになりデータが破壊されるこ
とになる。

【００１４】したがって、このような外部水平同期信号
が発生する可能性があり、リフレッシュ不良により破壊
すると致命的なデータがある場合には、ダイナミックメ
モリを使用できず、システムコストが大きくなるという
問題点がある。一方、第２の従来例では第１の従来例の
ような外部水平同期信号が発生してもリフレッシュ不良
が発生することはない。しかしながら、リフレッシュカ
ウンタ１３２およびリフレッシュ要求生成部１３３が新
規に必要であり、ハードウエア量が増大し、その構成も
複雑になるという問題点がある。

【００１５】この発明は上記課題を解決するもので、簡
単な構成でいかなる外部水平同期信号に対してもリフレ
ッシュ不良を発生させることがないようにでき、その結
果としてダイナミックメモリを使用できるようにしてシ
ステムコストを抑えることができるダイナミックメモリ
制御装置を提供することを目的とする。

【００１６】

【課題を解決するための手段】この目的を達成するため
に、この発明のダイナミックメモリ制御装置は、外部水
平同期信号が入力されて移行するＨＳ期間と、外部水平
同期信号の入力が終了して移行するＨＢＰ期間の両方で
リフレッシュ動作を行うようにしたことを特徴とする。

【００１７】請求項１記載のダイナミックメモリ制御装
置は、ダイナミックメモリと、ダイナミックメモリに格
納されるデータを表示する場合の一水平期間を少なくと
も３以上の期間に分割したときの各期間長を決定するパ
ラメータを格納する水平期間設定レジスタ群と、水平期
間設定レジスタ群で決定される期間長に従って３以上の
期間を循環して遷移させるとともに、外部から水平同期
タイミングを示す外部水平同期信号が入力されると強制
的に第１の期間に遷移させ、外部水平同期信号の入力が
終了するとその直後である第２の期間に強制的に遷移さ
せる水平期間制御部と、水平期間制御部で管理される第
１の期間と第２の期間でダイナミックメモリに対するリ
フレッシュ動作の要求を出力するリフレッシュ要求生成
部と、リフレッシュ要求生成部から出力されるリフレッ
シュ動作要求と外部プロセッサから出力されるダイナミ
ックメモリへの読出しおよび書込み動作要求を調停しダ
イナミックメモリに対するアクセス制御信号を生成する
ダイナミックメモリアクセス制御部の構成を有してい
る。

【００１８】請求項２記載のダイナミックメモリ制御装
置は、請求項１記載のダイナミックメモリ制御装置のリ
フレッシュ要求生成部に、リフレッシュ動作の要求が連
続する時間を監視し予め設定される時間以上になると中
断させる機能を追加している。

【００１９】

【作用】請求項１記載の構成によれば、外部水平同期信
号の入力がない場合には水平期間設定レジスタ群に設定
される値に従って水平期間制御部が一水平期間を循環し
て遷移させ、その結果として周期的にリフレッシュ動作
が実行される。また、外部水平同期信号が入力された場
合に水平期間制御部が強制的に遷移させる第１の期間と
ともに外部水平同期信号の入力が終了した場合に強制的
に遷移させる第２の期間の両方でリフレッシュ動作が実
行される。これにより、いかなる外部水平同期信号に対
してもリフレッシュ不良を発生させることがないように
し、その結果としてダイナミックメモリを使用できるよ
うにしてシステムコストを抑えることができる。

【００２０】請求項２記載の構成によれば、リフレッシ
ュ要求が連続する時間を監視することにより、外部プロ
セッサのダイナミックメモリへのアクセスを禁止し続け
ることにより発生するシステムのデッドロック状態をも
回避することができる。

【００２１】

【実施例】以下、この発明の一実施例について、図面を
参照しながら説明する。図１はこの実施例のダイナミッ
クメモリ制御装置の構成を示すブロック図である。図１
において、１０１はダイナミックメモリ、１０２はＲＡ
Ｍ部、１０３はＳＡＭ部、１０４は外部プロセッサ、１
０５は水平期間設定レジスタ群、１０６はＨＳレジス
タ、１０７はＨＢＰレジスタ、１０８はＤＰＲレジス
タ、１０９はＨＦＰレジスタ、１１０は水平期間制御
部、１１１はセレクタ、１１２はデクリメンタ、１１３
は２ビットカウンタ、１１４はセレクタ制御部、１１５
は表示読出し／リフレッシュ要求生成部、１１６はダイ
ナミックメモリアクセス制御部、１１７は要求調停部、
１１８はメモリ制御信号生成部、１１９は表示読出しア
ドレス生成部、１２０はメモリアドレス生成部、１２１
は表示クロック、１２２はシステムクロック、１２３は
ゲート回路で、以上は図７に示すのと同じである。

【００２２】１４１はリフレッシュ要求生成部で、２ビ
ットカウンタ１１３で管理されるＨＳ期間とＨＢＰ期間
を検出するゲート回路１４２、ゲート回路１４２の出力
を表示読出し／リフレッシュ要求生成部１１５に伝達す
るゲート回路１４３、ゲート回路１４３の出力が連続す
る時間を監視し、設定時間以上連続する場合にはオーバ
フローを示す信号を出力する監視タイマ１４４、監視タ
イマ１４４のオーバフロー出力を反転してゲート回路１
４３に伝達するインバータ１４５で構成される。

【００２３】以上のように構成されたダイナミックメモ
リ制御装置について、その動作を説明する。セレクタ１
１１、デクリメンタ１１２、２ビットカウンタ１１３、
セレクタ制御部１１４により水平期間設定レジスタ群１
０５のＨＳレジスタ１０６、ＨＢＰレジスタ１０７、Ｄ
ＰＲレジスタ１０８、ＨＦＰレジスタ１０９に設定され
る値に従って、水平期間が循環して生成、管理される。
この循環動作中に外部水平同期信号が入力されると、強
制的にＨＳ期間に移行し、外部水平同期信号が入力され
続ける期間中ＨＳ期間に留まる。外部水平同期信号の入
力が終了するとＨＢＰ期間に移行し、循環動作が再開さ
れる。以上の循環動作および外部水平同期信号による強
制的な遷移は第１の従来例の場合と同じである。

【００２４】リフレッシュ要求生成部１４１のゲート回
路１４２は２ビットカウンタ１１３のＨＳ期間とＨＢＰ
期間を検出し、このゲート回路１４２の出力はゲート回
路１４３を経由して表示読出し／リフレッシュ要求生成
部１１５に伝達される。表示読出し／リフレッシュ要求
生成部１１５は１サイクルの表示読出し要求と残りの時
間に相当するサイクル分のリフレッシュ要求を要求調停
部１１７に出力する。

【００２５】ゲート回路１４３の出力は監視タイマ１４
４にも入力され、予め設定された時間以上連続した出力
がある場合には検出され、インバータ１４５を経由して
ゲート回路１４３に伝達される。これにより、表示読出
し／リフレッシュ要求生成部１１５は一定時間以上にわ
たって連続的に表示読出し要求およびリフレッシュ要求
を出力し続けることはない。

【００２６】要求調停部１１７は表示読出し／リフレッ
シュ要求生成部１１５の出力する表示読出し要求および
リフレッシュ要求を、外部プロセッサ１０４が出力する
読出しおよび書込み要求とともに調停し、その結果許可
するアクセスを識別する信号を出力する。外部プロセッ
サ１０４の読出しおよび書込み要求が許可された場合に
は、外部プロセッサ１０４の出力するアドレスがメモリ
アドレス生成部１２０で多重化され、メモリ制御信号生
成部１１８で生成される制御信号とともにダイナミック
メモリ１０１に出力される。表示読出し要求が許可され
た場合には、表示読出しアドレス生成部１１９で生成さ
れるアドレスがメモリアドレス生成部１２０で多重化さ
れ、メモリ制御信号生成部１１８で生成される制御信号
とともにダイナミックメモリ１０１に出力される。リフ
レッシュ要求が許可された場合には、メモリ制御信号生
成部１１８で生成される制御信号がダイナミックメモリ
１０１に出力される。ダイナミックメモリ１０１のＲＡ
Ｍ部１０２からＳＡＭ部１０３へ読出されたデータは、
２ビットカウンタ１１３でＤＰＲ期間と認識されている
期間だけゲート回路１２３により表示クロック１２１に
同期してシフトされて表示データとして出力される。

【００２７】第１の従来例の説明で使用した図８、図９
および図１１、図１２に示す外部水平同期信号が入力さ
れる場合を、この実施例に適用した場合のリフレッシュ
動作を図２から図５に示す。いずれの場合にも、リフレ
ッシュ動作不良が発生しなくなる。さらに、図６に示す
ように外部水平同期信号が連続的に入力される場合に
は、一定周期で表示読出し要求およびリフレッシュ要求
が中断されることになる。

【００２８】以上のように、この実施例によれば、第２
の従来例に示すようなリフレッシュタイミングを制御す
るための特別のハードウエアを必要とせずに、図２から
図６に示す、いかなる外部水平同期信号が入力されて
も、ダイナミックメモリ１０１に対するリフレッシュ不
良を発生させず、さらに外部プロセッサ１０４のダイナ
ミックメモリ１０１へのアクセスを禁止し続けることに
より発生するシステムのデッドロック状態をも回避する
ことができる。

【００２９】

【発明の効果】請求項１記載のダイナミックメモリ制御
装置によれば、リフレッシュタイミングを制御するため
の特別のハードウエアを必要とせず簡単な構成で、しか
もいかなる外部水平同期信号に対してもダイナミックメ
モリに対するリフレッシュ不良を発生させることがな
い。その結果としてダイナミックメモリでシステム構成
が可能であり、システムコストを抑えることができる。

【００３０】請求項２記載のダイナミックメモリ制御装
置によれば、リフレッシュ要求が連続する時間を監視す
ることにより、外部プロセッサのダイナミックメモリへ
のアクセスを禁止し続けることにより発生するシステム
のデッドロック状態をも回避することができ、その実用
的効果は大きい。

【図面の簡単な説明】

【図１】この発明の一実施例のダイナミックメモリ制御
装置の構成を示すブロック図である。

【図２】この発明の一実施例における第１のリフレッシ
ュ動作例を示す説明図である。

【図３】この発明の一実施例における第２のリフレッシ
ュ動作例を示す説明図である。

【図４】この発明の一実施例における第３のリフレッシ
ュ動作例を示す説明図である。

【図５】この発明の一実施例における第４のリフレッシ
ュ動作例を示す説明図である。

【図６】この発明の一実施例における第５のリフレッシ
ュ動作例を示す説明図である。

【図７】第１の従来例のダイナミックメモリ制御装置の
構成を示すブロック図である。

【図８】第１の従来例における第１のリフレッシュ動作
例を示す説明図である。

【図９】第１の従来例における第２のリフレッシュ動作
例を示す説明図である。

【図１０】第２の従来例のダイナミックメモリ制御装置
の構成を示すブロック図である。

【図１１】第１の従来例における第３のリフレッシュ動
作例を示す説明図である。

【図１２】第１の従来例における第４のリフレッシュ動
作例を示す説明図である。

【符号の説明】

１０１ ダイナミックメモリ １０５ 水平期間設定レジスタ群 １１０ 水平期間制御部 １１６ ダイナミックメモリアクセス制御部 １４１ リフレッシュ要求生成部

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/406

Claims (2)

【特許請求の範囲】
1. 【請求項１】 一定周期でリフレッシュ動作を必要とす
   るダイナミックメモリと、 前記ダイナミックメモリに格納されるデータを表示する
   場合の一水平期間を第１から第３の期間を含む少なくと
   も３以上の期間に分割したときの各期間長を決定するパ
   ラメータを格納する水平期間設定レジスタ群と、 前記水平期間設定レジスタ群で決定される期間長に従っ
   て前記３以上の期間を循環して遷移させるとともに、外
   部から水平同期タイミングを示す外部水平同期信号が入
   力されると強制的に前記第１の期間に遷移させ、前記外
   部水平同期信号の入力が終了すると前記第１の期間の直
   後である前記第２の期間に強制的に遷移させる水平期間
   制御部と、 前記水平期間制御部で管理される前記第１の期間と前記
   第２の期間で前記ダイナミックメモリに対するリフレッ
   シュ動作の要求を出力するリフレッシュ要求生成部と、 前記リフレッシュ要求生成部から出力されるリフレッシ
   ュ動作要求と外部プロセッサから出力される前記ダイナ
   ミックメモリへの読出しおよび書込み動作要求を調停し
   前記ダイナミックメモリに対するアクセス制御信号を生
   成するダイナミックメモリアクセス制御部を備えたダイ
   ナミックメモリ制御装置。
2. 【請求項２】 一定周期でリフレッシュ動作を必要とす
   るダイナミックメモリと、 前記ダイナミックメモリに格納されるデータを表示する
   場合の一水平期間を第１から第３の期間を含む少なくと
   も３以上の期間に分割したときの各期間長を決定するパ
   ラメータを格納する水平期間設定レジスタ群と、 前記水平期間設定レジスタ群で決定される期間長に従っ
   て前記３以上の期間を循環して遷移させるとともに、外
   部から水平同期タイミングを示す外部水平同期信号が入
   力されると強制的に前記第１の期間に遷移させ、前記外
   部水平同期信号の入力が終了すると前記第１の期間の直
   後である前記第２の期間に強制的に遷移させる水平期間
   制御部と、 前記水平期間制御部で管理される前記第１の期間と前記
   第２の期間で前記ダイナミックメモリに対するリフレッ
   シュ動作の要求を出力するとともに、前記リフレッシュ
   動作の要求が連続する時間を監視し予め設定される時間
   以上になると前記リフレッシュ動作の要求を中断させる
   リフレッシュ要求生成部と、 前記リフレッシュ要求生成部から出力されるリフレッシ
   ュ動作要求と外部プロセッサから出力される前記ダイナ
   ミックメモリへの読出しおよび書込み動作要求を調停し
   前記ダイナミックメモリに対するアクセス制御信号を生
   成するダイナミックメモリアクセス制御部を備えたダイ
   ナミックメモリ制御装置。