JPH08125117A - 混成集積回路装置およびその製造方法 - Google Patents
混成集積回路装置およびその製造方法Info
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- JPH08125117A JPH08125117A JP6253924A JP25392494A JPH08125117A JP H08125117 A JPH08125117 A JP H08125117A JP 6253924 A JP6253924 A JP 6253924A JP 25392494 A JP25392494 A JP 25392494A JP H08125117 A JPH08125117 A JP H08125117A
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- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
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- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】
【目的】 金属基板上に複数の絶縁性基板を貼り付けた
多層基板において、回路配置の融通性を考えて、絶縁性
基板上にも半導体素子を実装し、この半導体素子の信頼
性の向上を図る。 【構成】上層基板３７，３８が貼着される領域の金属基
板３０上には、導電ランド３９が設けられ、この上の接
着材や上層基板は、高分子材料のみでなり、この部分を
アブレーション効果により蒸発させて、前記導電ランド
を露出させてから半導体素子をここに固着させる。
多層基板において、回路配置の融通性を考えて、絶縁性
基板上にも半導体素子を実装し、この半導体素子の信頼
性の向上を図る。 【構成】上層基板３７，３８が貼着される領域の金属基
板３０上には、導電ランド３９が設けられ、この上の接
着材や上層基板は、高分子材料のみでなり、この部分を
アブレーション効果により蒸発させて、前記導電ランド
を露出させてから半導体素子をここに固着させる。
Description
【０００１】
【産業上の利用分野】本発明は、複数の絶縁性基板（絶
縁性シート）を金属基板に積層した混成集積回路装置お
よびその製造方法に関し、特にパワー半導体素子の配置
の不都合を無くした構造およびその製造方法に関するも
のである。
縁性シート）を金属基板に積層した混成集積回路装置お
よびその製造方法に関し、特にパワー半導体素子の配置
の不都合を無くした構造およびその製造方法に関するも
のである。
【０００２】
【従来の技術】図７および図８を参照しながら従来の構
造について説明する。一般に複数の基板を積層した多層
基板構造は、例えば特開平４−８７３５８９号公報に説
明されており、下層の基板１０の上に例えば図のような
プリント基板１１が実装されて多層基板となるものであ
る。下層の基板１０には、導電路１２や導電ランド１３
等の導電手段が形成され、この上にはチップ抵抗１４や
半導体素子１５等が半田を介して電気的に接続されてい
る。
造について説明する。一般に複数の基板を積層した多層
基板構造は、例えば特開平４−８７３５８９号公報に説
明されており、下層の基板１０の上に例えば図のような
プリント基板１１が実装されて多層基板となるものであ
る。下層の基板１０には、導電路１２や導電ランド１３
等の導電手段が形成され、この上にはチップ抵抗１４や
半導体素子１５等が半田を介して電気的に接続されてい
る。
【０００３】またプリント基板１１は、やはり導電路１
６や図では省略したが導電ランドにチップ抵抗や半導体
素子が半田を介して接続されている。そして図のように
下層の基板１０の上にプリント基板１１が接着されてい
るために、プリント基板１１の実装品分、実装密度が向
上されるもので、更には、プリント基板１１の裏面にも
実装すれば、比較的サイズが小さいまま実装密度を向上
できるものである。
６や図では省略したが導電ランドにチップ抵抗や半導体
素子が半田を介して接続されている。そして図のように
下層の基板１０の上にプリント基板１１が接着されてい
るために、プリント基板１１の実装品分、実装密度が向
上されるもので、更には、プリント基板１１の裏面にも
実装すれば、比較的サイズが小さいまま実装密度を向上
できるものである。
【０００４】
【発明が解決しようとする課題】前述したようにプリン
ト基板１１と下層基板１０の間に、素子を実装すれば確
かに実装密度は向上できるが、熱膨張係数の違いから特
にワイヤーボンディングが必要な半導体素子をその間に
実装するのは好ましくなく、例えば前もってプリント基
板１１に開口部２０を設け、そこに半導体素子２１を固
着しワイヤーボンディングしていた。しかしプリント基
板１１と下層基板１０との貼着の際に接着材を使用する
ため、開口部の周辺に余分の接着材が押し出され、半導
体素子の固着不良を発生する問題があった。
ト基板１１と下層基板１０の間に、素子を実装すれば確
かに実装密度は向上できるが、熱膨張係数の違いから特
にワイヤーボンディングが必要な半導体素子をその間に
実装するのは好ましくなく、例えば前もってプリント基
板１１に開口部２０を設け、そこに半導体素子２１を固
着しワイヤーボンディングしていた。しかしプリント基
板１１と下層基板１０との貼着の際に接着材を使用する
ため、開口部の周辺に余分の接着材が押し出され、半導
体素子の固着不良を発生する問題があった。
【０００５】また下層基板の上に複数枚のプリント基板
を貼着したば場合、設置面積や回路の都合上プリント基
板の上に発熱半導体素子を配置することがあり、下層基
板と発熱素子の間にはプリント基板や接着材の高熱抵抗
材料が介在しするので、この半導体素子の温度上昇から
劣化を招く問題があった。
を貼着したば場合、設置面積や回路の都合上プリント基
板の上に発熱半導体素子を配置することがあり、下層基
板と発熱素子の間にはプリント基板や接着材の高熱抵抗
材料が介在しするので、この半導体素子の温度上昇から
劣化を招く問題があった。
【０００６】
【課題を解決するための手段】本発明は前述した課題に
鑑みて成され、第１に、金属基板および複数枚の絶縁性
基板の少なくとも１つに設けられた導電手段上で、半導
体素子の固着された導電手段上の前記絶縁性基板および
これの接着材を、アブレーション効果を発生するレーザ
で除去し、混成集積回路の中の大電流容量の半導体素子
を、前記露出された金属基板上の導電手段に電気的に固
着し、他の半導体素子の少なくとも１つは、前記露出さ
れた絶縁性基板上の導電手段に固着することで解決する
ものである。
鑑みて成され、第１に、金属基板および複数枚の絶縁性
基板の少なくとも１つに設けられた導電手段上で、半導
体素子の固着された導電手段上の前記絶縁性基板および
これの接着材を、アブレーション効果を発生するレーザ
で除去し、混成集積回路の中の大電流容量の半導体素子
を、前記露出された金属基板上の導電手段に電気的に固
着し、他の半導体素子の少なくとも１つは、前記露出さ
れた絶縁性基板上の導電手段に固着することで解決する
ものである。
【０００７】第２に、金属基板上に、高分子材料から成
る複数の絶縁性基板を高分子材料から成る接着材で貼着
し、半導体素子固着予定の金属基板上の導電手段上およ
び前記絶縁性基板上の導電手段上の高分子材料をアブレ
ーション効果を有するレーザで除去し、前記導電手段を
露出させ、その後、前記露出された金属基板上の導電手
段に大電流容量の半導体素子を電気的に固定し、他の半
導体素子の少なくとも１つを、前記露出された絶縁基板
上の導電手段に電気的に固定することで解決するもので
ある。
る複数の絶縁性基板を高分子材料から成る接着材で貼着
し、半導体素子固着予定の金属基板上の導電手段上およ
び前記絶縁性基板上の導電手段上の高分子材料をアブレ
ーション効果を有するレーザで除去し、前記導電手段を
露出させ、その後、前記露出された金属基板上の導電手
段に大電流容量の半導体素子を電気的に固定し、他の半
導体素子の少なくとも１つを、前記露出された絶縁基板
上の導電手段に電気的に固定することで解決するもので
ある。
【０００８】
【作用】第１に、金属基板の導電手段上が高分子材料か
ら成る接着材や絶縁性基板上に貼着されて有るために、
簡単にこの導電手段上を除去でき、発熱素子は良好に金
属基板を介して外部に放熱する事ができる。第２に、金
属基板上に、他の半導体素子と違い大量に発熱する半導
体素子の固着導電手段を設け、この上の構成材料（絶縁
基板や接着材等）を高分子材料とすることで、簡単にエ
キシマレーザで除去できる。つまりエキシマレーザの様
な高強度の紫外レーザを高分子材料に照射すると、照射
部が瞬間的に分解・飛散する（アブレーション効果）。
また加工開始エネルギーが金属と高分子では１桁以上異
なるため、導電体に影響を与えずに加工できる。従って
貼り合わせてからレーザ加工するため、開口部周辺に接
着材がにじみ出して来ないため、半導体素子の固着不良
を無くすことができる。
ら成る接着材や絶縁性基板上に貼着されて有るために、
簡単にこの導電手段上を除去でき、発熱素子は良好に金
属基板を介して外部に放熱する事ができる。第２に、金
属基板上に、他の半導体素子と違い大量に発熱する半導
体素子の固着導電手段を設け、この上の構成材料（絶縁
基板や接着材等）を高分子材料とすることで、簡単にエ
キシマレーザで除去できる。つまりエキシマレーザの様
な高強度の紫外レーザを高分子材料に照射すると、照射
部が瞬間的に分解・飛散する（アブレーション効果）。
また加工開始エネルギーが金属と高分子では１桁以上異
なるため、導電体に影響を与えずに加工できる。従って
貼り合わせてからレーザ加工するため、開口部周辺に接
着材がにじみ出して来ないため、半導体素子の固着不良
を無くすことができる。
【０００９】
【実施例】以下に本発明の実施例を図１および図２を参
照しながら説明する。ここでは、金属基板の上に２枚の
絶縁性基板（シート状又は若干の厚みのあるもの）を貼
り付けたもので説明するが、更に積層されたものであっ
ても良い。まず下層金属基板３０があり、その上には下
層導電路３１や下層導電ランド３２等の導電手段が貼着
されている。この下層基板３０（この基板は、プリント
基板でもセラミック基板でも良い。）は、Ａｌ基板から
成りその表面には点線で示す酸化膜が形成されている。
この酸化膜は、陽極酸化により両表面がアルマイト処理
されて生成されているが、熱酸化でも良いし、デポジッ
ションで達成しても良い。またエポキシ樹脂あるいはポ
リイミド樹脂等の接着性を有する絶縁樹脂が被覆され、
前記導電手段がホットプレスにより貼着されている。導
電手段３１，３２は、Ｃｕで成り、全面に貼着した後、
塩化第２鉄等の溶液でエッチングされてパターニングさ
れている。導電ランド３２は、ベアチップ状の下層半導
体素子３４等を固着するエリアで、ここでは大信号用の
発熱素子が実装されるために、チップ３４の下層にはＣ
ｕ等のヒートシンク３５が半田等を介して固着されてお
り、導電路と一体であったり、アイランド状になってい
る。半導体素子３４は、ＩＣチップ、ＬＳＩチップ、Ｍ
ＯＳＦＥＴチップおよびＩＧＢＴチップ等でも良いが、
バイポーラ型パワートランジスタの場合、表面のベース
電極やエミッタ電極は、金属細線により、配線の一部と
一体のパッドにワイヤーボンディングされ、チップ裏面
がコレクタであるため、導電路と一体の導電ランドに半
田等を介して固着されている。更には、チップ抵抗やチ
ップコンデンサ等の下層部品３６が導電路に半田を介し
て接続されている。
照しながら説明する。ここでは、金属基板の上に２枚の
絶縁性基板（シート状又は若干の厚みのあるもの）を貼
り付けたもので説明するが、更に積層されたものであっ
ても良い。まず下層金属基板３０があり、その上には下
層導電路３１や下層導電ランド３２等の導電手段が貼着
されている。この下層基板３０（この基板は、プリント
基板でもセラミック基板でも良い。）は、Ａｌ基板から
成りその表面には点線で示す酸化膜が形成されている。
この酸化膜は、陽極酸化により両表面がアルマイト処理
されて生成されているが、熱酸化でも良いし、デポジッ
ションで達成しても良い。またエポキシ樹脂あるいはポ
リイミド樹脂等の接着性を有する絶縁樹脂が被覆され、
前記導電手段がホットプレスにより貼着されている。導
電手段３１，３２は、Ｃｕで成り、全面に貼着した後、
塩化第２鉄等の溶液でエッチングされてパターニングさ
れている。導電ランド３２は、ベアチップ状の下層半導
体素子３４等を固着するエリアで、ここでは大信号用の
発熱素子が実装されるために、チップ３４の下層にはＣ
ｕ等のヒートシンク３５が半田等を介して固着されてお
り、導電路と一体であったり、アイランド状になってい
る。半導体素子３４は、ＩＣチップ、ＬＳＩチップ、Ｍ
ＯＳＦＥＴチップおよびＩＧＢＴチップ等でも良いが、
バイポーラ型パワートランジスタの場合、表面のベース
電極やエミッタ電極は、金属細線により、配線の一部と
一体のパッドにワイヤーボンディングされ、チップ裏面
がコレクタであるため、導電路と一体の導電ランドに半
田等を介して固着されている。更には、チップ抵抗やチ
ップコンデンサ等の下層部品３６が導電路に半田を介し
て接続されている。
【００１０】また後述するが、上層基板３７，３８が貼
り合わされる領域には、本来上層基板に貼り合わされる
べき半導体素子の導電ランド３９が設けられ、また比較
的厚みのないチップ抵抗、印刷抵抗及びチップコンデン
サ等が導電路４０と電気的に固定されて実装されてお
り、図２では、右側（絶縁性基板）に一層目であるので
一点鎖線で示している。
り合わされる領域には、本来上層基板に貼り合わされる
べき半導体素子の導電ランド３９が設けられ、また比較
的厚みのないチップ抵抗、印刷抵抗及びチップコンデン
サ等が導電路４０と電気的に固定されて実装されてお
り、図２では、右側（絶縁性基板）に一層目であるので
一点鎖線で示している。
【００１１】一方、絶縁性基板である第１及び第２上層
基板３７，３８があり、ここでは例えばポリイミド、ポ
リエステル、エポキシ、ポリカーボネイド等の高分子材
料から成る所謂フレキシブル基板が高分子の接着材（図
１では省略したが、図３は液状のもの、図４乃至図６
は、シート状又はゲル状のものを用いた例を示す。）を
介して接着されている。また図１で使用した接着材は、
２液性の室温硬化型アクリル系接着材（ここではロード
・ファー・イースト社のバーサロックという商品を使用
した。）で、２液を混合せず、別々の基板に塗布しこれ
を貼り合わせても接着できることにメリットを有する。
室温で可能なことからフレキシブル基板の膨張による位
置ずれ等が無く、また２液を混合したものでは５分程度
から硬化が始まるが、本方法では両基板を当接しない限
り接着が開始しないので、すぐに両基板を当接する必要
が無く作業性に融通がある。
基板３７，３８があり、ここでは例えばポリイミド、ポ
リエステル、エポキシ、ポリカーボネイド等の高分子材
料から成る所謂フレキシブル基板が高分子の接着材（図
１では省略したが、図３は液状のもの、図４乃至図６
は、シート状又はゲル状のものを用いた例を示す。）を
介して接着されている。また図１で使用した接着材は、
２液性の室温硬化型アクリル系接着材（ここではロード
・ファー・イースト社のバーサロックという商品を使用
した。）で、２液を混合せず、別々の基板に塗布しこれ
を貼り合わせても接着できることにメリットを有する。
室温で可能なことからフレキシブル基板の膨張による位
置ずれ等が無く、また２液を混合したものでは５分程度
から硬化が始まるが、本方法では両基板を当接しない限
り接着が開始しないので、すぐに両基板を当接する必要
が無く作業性に融通がある。
【００１２】この絶縁性基板３７，３８は、前もって導
電路が貼着されており、これはパターン化されているも
の、或いは全面に導電手段の金属が貼着され、後でパタ
ーン化するもののどちらでも良い。ただし後でパターン
化されるものは、導電材料を除去して露出した部分は、
全て高分子材料であることが必要であり、仮に接着材が
露出している場合は、この接着材も高分子である必要が
ある。理由は後述するが、アブレーション効果で除去す
るためである。
電路が貼着されており、これはパターン化されているも
の、或いは全面に導電手段の金属が貼着され、後でパタ
ーン化するもののどちらでも良い。ただし後でパターン
化されるものは、導電材料を除去して露出した部分は、
全て高分子材料であることが必要であり、仮に接着材が
露出している場合は、この接着材も高分子である必要が
ある。理由は後述するが、アブレーション効果で除去す
るためである。
【００１３】前述したように、この上層の絶縁性基板３
７，３８には、前述した金属基板３０と同様に上層導電
路４１や上層導電ランド４２が設けられている。第１上
層基板３７の導電手段は、２点鎖線で示し、第２上層基
板３８の導電手段は実線で示した。またレーザは高分子
と金属のスレッショルド差から高分子のみの選択性を有
するため、導電ランドの周辺を囲んだマスク４３が設け
られている。マスクの内側が、導電ランド４２の周辺よ
りも若干内側に有れば、レーザ照射ポイントに多少位置
ずれがあっても導電ランドの外側の高分子材料を飛ばす
こともなく、この下層に設けられた導電手段の露出を防
止できる。またレーザのスキャン誤差は、マスク４３幅
迄許され、マスク４３の内側と開口部４４がセルフアラ
インされる。
７，３８には、前述した金属基板３０と同様に上層導電
路４１や上層導電ランド４２が設けられている。第１上
層基板３７の導電手段は、２点鎖線で示し、第２上層基
板３８の導電手段は実線で示した。またレーザは高分子
と金属のスレッショルド差から高分子のみの選択性を有
するため、導電ランドの周辺を囲んだマスク４３が設け
られている。マスクの内側が、導電ランド４２の周辺よ
りも若干内側に有れば、レーザ照射ポイントに多少位置
ずれがあっても導電ランドの外側の高分子材料を飛ばす
こともなく、この下層に設けられた導電手段の露出を防
止できる。またレーザのスキャン誤差は、マスク４３幅
迄許され、マスク４３の内側と開口部４４がセルフアラ
インされる。
【００１４】また、上層導電路４１には上層部品が、上
層導電ランド３８には、トランジスタ等の上層半導体素
子４５が半田等を介して固着されている。また上層基板
３７，３８は両面実装も可能であり、この場合、上述の
構成がスルーホールを介して両面の回路が電気的に接続
されている。ここで金属基板３０と上層基板３７，３８
の回路の電気的コンタクトは、上層基板３８の周辺に設
けられた上層ボンディングパッド４６、これと位置が対
応して設けられ、上層基板３８の周辺よりも若干外側に
設けられた下層ボンデイングパッド４７およびこれらの
間を接続する金属細線により、また開口部４４に露出し
た導電手段と最上層に設けられた導電手段とをワイヤー
ボンディングすることで達成されている。ここの開口部
もマスクが設けられ、前述したようにレーザで開けられ
ている本発明の特徴は、第１に、金属基板３０の導電手
段、特に導電ランド３９上が高分子材料から成る接着材
や絶縁性基板で貼着されてあるため、簡単にこの導電手
段上を除去でき、発熱素子は良好に金属基板を介して外
部に放熱する事ができる。つまり大電流が流れるベアチ
ップ状のパワートランジスタ（バイポーラ型、ＭＯＳＦ
ＥＴ及びＩＧＢＴ等）や熱を他の素子よりも多く出すベ
アチップ状のＩＣ等は、従来上層基板３７，３８が設け
られていない領域の金属基板上に設けられていたが、導
電ランド３９上には高分子材料しかないようにすれば、
簡単に後述するレーザで導電ランドを露出でき、回路配
置の都合上、上層基板領域の中に配置したいものでも、
簡単に可能となり、前記発熱素子の配置の融通性が向上
する。
層導電ランド３８には、トランジスタ等の上層半導体素
子４５が半田等を介して固着されている。また上層基板
３７，３８は両面実装も可能であり、この場合、上述の
構成がスルーホールを介して両面の回路が電気的に接続
されている。ここで金属基板３０と上層基板３７，３８
の回路の電気的コンタクトは、上層基板３８の周辺に設
けられた上層ボンディングパッド４６、これと位置が対
応して設けられ、上層基板３８の周辺よりも若干外側に
設けられた下層ボンデイングパッド４７およびこれらの
間を接続する金属細線により、また開口部４４に露出し
た導電手段と最上層に設けられた導電手段とをワイヤー
ボンディングすることで達成されている。ここの開口部
もマスクが設けられ、前述したようにレーザで開けられ
ている本発明の特徴は、第１に、金属基板３０の導電手
段、特に導電ランド３９上が高分子材料から成る接着材
や絶縁性基板で貼着されてあるため、簡単にこの導電手
段上を除去でき、発熱素子は良好に金属基板を介して外
部に放熱する事ができる。つまり大電流が流れるベアチ
ップ状のパワートランジスタ（バイポーラ型、ＭＯＳＦ
ＥＴ及びＩＧＢＴ等）や熱を他の素子よりも多く出すベ
アチップ状のＩＣ等は、従来上層基板３７，３８が設け
られていない領域の金属基板上に設けられていたが、導
電ランド３９上には高分子材料しかないようにすれば、
簡単に後述するレーザで導電ランドを露出でき、回路配
置の都合上、上層基板領域の中に配置したいものでも、
簡単に可能となり、前記発熱素子の配置の融通性が向上
する。
【００１５】図２では上層基板３７，３８は、金属基板
の一部にしか貼着されていないが、本特徴を利用し、金
属基板全面に貼着しても良い。第２に、金属基板３０上
に、他の半導体素子と違い大量に発熱する半導体素子の
固着導電手段３９を設け、この上の構成材料（絶縁基板
や接着材等）を高分子材料とすることで、簡単にエキシ
マレーザで除去できる。つまりエキシマレーザの様な高
強度の紫外線レーザを高分子材料に照射すると、照射部
が瞬間的に分解・飛散する（アブレーション効果）。ま
た加工開始エネルギーが金属と高分子では１桁以上異な
るため、導電体に影響を与えずに加工できる。従って貼
り合わせてからレーザ加工するため、開口部周辺に接着
材がにじみ出して来ないため、半導体素子の固着不良を
無くすことができる。
の一部にしか貼着されていないが、本特徴を利用し、金
属基板全面に貼着しても良い。第２に、金属基板３０上
に、他の半導体素子と違い大量に発熱する半導体素子の
固着導電手段３９を設け、この上の構成材料（絶縁基板
や接着材等）を高分子材料とすることで、簡単にエキシ
マレーザで除去できる。つまりエキシマレーザの様な高
強度の紫外線レーザを高分子材料に照射すると、照射部
が瞬間的に分解・飛散する（アブレーション効果）。ま
た加工開始エネルギーが金属と高分子では１桁以上異な
るため、導電体に影響を与えずに加工できる。従って貼
り合わせてからレーザ加工するため、開口部周辺に接着
材がにじみ出して来ないため、半導体素子の固着不良を
無くすことができる。
【００１６】従って、金属基板３０上に直接設けられた
導電手段、上層基板３７の導電手段を最上層の上層基板
３８から露出させることができるため、配線の融通性が
向上する。最後には、リード４６が固着され、図面では
省略したが箱状の収納ケース等に収納され、必要により
中に樹脂が注入されて封止される。
導電手段、上層基板３７の導電手段を最上層の上層基板
３８から露出させることができるため、配線の融通性が
向上する。最後には、リード４６が固着され、図面では
省略したが箱状の収納ケース等に収納され、必要により
中に樹脂が注入されて封止される。
【００１７】図１の構成は、シート状又はゲル状の接着
材が薄く塗布されるため導電路や素子の凹凸に沿って上
に貼る基板も凹凸を生じるものである。この場合、符号
４１で示した上層導電路は凹凸を生じるため、素子の固
着やワイヤーボンデイングに不具合を生じるので、図３
のような構成を取った。つまり斜め線でハッチングした
ダム６０で上層基板３７，３８の周辺を囲み、丸印でハ
ッチングした液状樹脂を流せば、接着材の表面はフラッ
トになる。ただしダム６０の高さは、この接着材層にい
れられる素子の最大高さ又はそれ以上の高さである。つ
まり金属基板３０の上の上層基板３７周辺に対応する領
域にリング状のダムを設ければ、所謂プールが設けられ
るためその中に液状樹脂を溜めることができる。ここで
ダムは、金属基板３０の端から端まで導電手段が設けら
れるので、短絡を考慮して絶縁材料で成るものが好まし
い。
材が薄く塗布されるため導電路や素子の凹凸に沿って上
に貼る基板も凹凸を生じるものである。この場合、符号
４１で示した上層導電路は凹凸を生じるため、素子の固
着やワイヤーボンデイングに不具合を生じるので、図３
のような構成を取った。つまり斜め線でハッチングした
ダム６０で上層基板３７，３８の周辺を囲み、丸印でハ
ッチングした液状樹脂を流せば、接着材の表面はフラッ
トになる。ただしダム６０の高さは、この接着材層にい
れられる素子の最大高さ又はそれ以上の高さである。つ
まり金属基板３０の上の上層基板３７周辺に対応する領
域にリング状のダムを設ければ、所謂プールが設けられ
るためその中に液状樹脂を溜めることができる。ここで
ダムは、金属基板３０の端から端まで導電手段が設けら
れるので、短絡を考慮して絶縁材料で成るものが好まし
い。
【００１８】その結果、接着材表面がフラットに成るた
めに絶縁層基板３７，３８もフラットになるため素子の
固着やワイヤーボンディング性が改善される。図３は、
このダム６０と接着材だけが異なり他は図１と全く同じ
であるため、これ以上の説明は省略する。続いて簡単に
混成集積回路装置の製造方法を説明する。図４乃至図６
は、以下の製造方法について説明するものであるが、特
に導電ランド３９のみに着目したものである。
めに絶縁層基板３７，３８もフラットになるため素子の
固着やワイヤーボンディング性が改善される。図３は、
このダム６０と接着材だけが異なり他は図１と全く同じ
であるため、これ以上の説明は省略する。続いて簡単に
混成集積回路装置の製造方法を説明する。図４乃至図６
は、以下の製造方法について説明するものであるが、特
に導電ランド３９のみに着目したものである。
【００１９】まずパターン化された下層導電手段が設け
られた金属基板３０を用意する。この導電手段にはチッ
プ抵抗、チップコンデンサ及び印刷抵抗等が電気的に固
定される。（図４参照） 続いて、（図３では、上層基板３７の周囲に対応する金
属基板上にダム６０が設けられ、この中に接着材が注入
された後）、図２では第１上層基板３７の下面および／
または金属基板３０の表面に接着材が塗布された後、こ
の上層基板３７が貼り合わされる。この後、上層基板３
７に予めパターン化された導電手段が設けられている場
合は、省略されるが、全面に導電材料が設けられた上層
基板３７を用意する場合、設けられた導電材料をパター
ニングする工程がある。このパターニングが終了した
後、この基板３７に設けようとする素子の半田付けがあ
る。素子としては、チップ抵抗やチップコンデンサが考
えられ、印刷抵抗は焼成工程が入るため好ましくない。
られた金属基板３０を用意する。この導電手段にはチッ
プ抵抗、チップコンデンサ及び印刷抵抗等が電気的に固
定される。（図４参照） 続いて、（図３では、上層基板３７の周囲に対応する金
属基板上にダム６０が設けられ、この中に接着材が注入
された後）、図２では第１上層基板３７の下面および／
または金属基板３０の表面に接着材が塗布された後、こ
の上層基板３７が貼り合わされる。この後、上層基板３
７に予めパターン化された導電手段が設けられている場
合は、省略されるが、全面に導電材料が設けられた上層
基板３７を用意する場合、設けられた導電材料をパター
ニングする工程がある。このパターニングが終了した
後、この基板３７に設けようとする素子の半田付けがあ
る。素子としては、チップ抵抗やチップコンデンサが考
えられ、印刷抵抗は焼成工程が入るため好ましくない。
【００２０】続いて、（図３では、上層基板３８の周囲
に対応する上層基板３７上にダム６０が設けられ、この
中に接着材が注入された後）、図２では第１上層基板３
８の下面および／または上層基板３７の表面に接着材が
塗布された後、この上層基板３８が貼り合わされる。こ
の後、上層基板３８に予めパターン化された導電手段が
設けられている場合は、省略されるが、全面に導電材料
が設けられた上層基板３８を用意する場合、設けられた
導電材料をパターニングする工程がある。このパターニ
ングが終了した後、この基板３８に設けようとする素子
の半田付けがある。素子としては、チップ抵抗やチップ
コンデンサが考えられ、印刷抵抗は焼成工程が入るため
好ましくない。
に対応する上層基板３７上にダム６０が設けられ、この
中に接着材が注入された後）、図２では第１上層基板３
８の下面および／または上層基板３７の表面に接着材が
塗布された後、この上層基板３８が貼り合わされる。こ
の後、上層基板３８に予めパターン化された導電手段が
設けられている場合は、省略されるが、全面に導電材料
が設けられた上層基板３８を用意する場合、設けられた
導電材料をパターニングする工程がある。このパターニ
ングが終了した後、この基板３８に設けようとする素子
の半田付けがある。素子としては、チップ抵抗やチップ
コンデンサが考えられ、印刷抵抗は焼成工程が入るため
好ましくない。
【００２１】続いて、最上層基板にマスク４３を設ける
工程がある。ここでは上層基板は図番３８になるが、本
来基板は２枚よりも多く貼着されても良いことから、敢
えて最上層と付した。このマスクは、この最上層基板に
貼着される導電手段と同一材料同一工程で形成されても
良いし、別工程で形成されても良い。（図５参照） 更に、本発明の特徴であるレーザによる除去工程があ
る。前記マスク４３を介してレーザ光を照射する。前述
したように、金属と高分子の蒸発スレッショルドエネル
ギーの違いにより、マスクの内側に対応する高分子材料
の絶縁フィルムや高分子材料の接着材がアブレーション
効果により蒸発する。従って従来の予め開口部を有する
上層基板を貼り付けるのと異なり、開口部に接着材がに
じみ出す事はない。
工程がある。ここでは上層基板は図番３８になるが、本
来基板は２枚よりも多く貼着されても良いことから、敢
えて最上層と付した。このマスクは、この最上層基板に
貼着される導電手段と同一材料同一工程で形成されても
良いし、別工程で形成されても良い。（図５参照） 更に、本発明の特徴であるレーザによる除去工程があ
る。前記マスク４３を介してレーザ光を照射する。前述
したように、金属と高分子の蒸発スレッショルドエネル
ギーの違いにより、マスクの内側に対応する高分子材料
の絶縁フィルムや高分子材料の接着材がアブレーション
効果により蒸発する。従って従来の予め開口部を有する
上層基板を貼り付けるのと異なり、開口部に接着材がに
じみ出す事はない。
【００２２】最後に、導電ランドにヒートシンクを固着
しその上に半導体素子を固着する工程、必要個所にワイ
ヤーボンディングする工程、及びリードを半田付けする
工程がある。ただし半導体ＩＣを固着する場合は、ヒー
トシンクは省略できる。また耐湿性等を考慮して、シリ
コーンやエポキシ樹脂等のゲル状樹脂をケース材に注入
して、前記基板を封止する。
しその上に半導体素子を固着する工程、必要個所にワイ
ヤーボンディングする工程、及びリードを半田付けする
工程がある。ただし半導体ＩＣを固着する場合は、ヒー
トシンクは省略できる。また耐湿性等を考慮して、シリ
コーンやエポキシ樹脂等のゲル状樹脂をケース材に注入
して、前記基板を封止する。
【００２３】
【発明の効果】以上の説明からも明らかなように、第１
に、金属より成る導電ランドを配置し、この上は高分子
材料より成る接着材、および高分子材料から成る上層基
板が設けられるため、レーザにより簡単に導電ランド上
の前記高分子を簡単に除去でき、大電流が流れる等の理
由により他の素子より大量の熱を発生する半導体素子
は、導電ランドを介して金属基板から外部に放熱できる
ため、上層基板の任意の位置に配置できる。
に、金属より成る導電ランドを配置し、この上は高分子
材料より成る接着材、および高分子材料から成る上層基
板が設けられるため、レーザにより簡単に導電ランド上
の前記高分子を簡単に除去でき、大電流が流れる等の理
由により他の素子より大量の熱を発生する半導体素子
は、導電ランドを介して金属基板から外部に放熱できる
ため、上層基板の任意の位置に配置できる。
【００２４】第２に、金属基板上に上層基板を貼り合わ
せ、最上層からレーザを使って前記高分子材料を除去で
きるため、従来開口部ににじみでてきた接着材が、本発
明では無くすことができ、前記半導体素子の固着が良好
にできる。
せ、最上層からレーザを使って前記高分子材料を除去で
きるため、従来開口部ににじみでてきた接着材が、本発
明では無くすことができ、前記半導体素子の固着が良好
にできる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を説明する断面図であ
る。
る。
【図２】図１に対応する概略平面図である。
【図３】本発明の第２の実施例を説明する断面図であ
る。
る。
【図４】本発明の製造方法を説明する図である。
【図５】本発明の製造方法を説明する図である。
【図６】本発明の製造方法を説明する図である。
【図７】従来の混成集積回路装置の平面図である。
【図８】図７の断面図である。
３０ 金属基板 ３１ 下層導電路 ３２ 下層導電ランド ３３ 絶縁樹脂 ３４ 下層半導体素子 ３５ ヒートシンク ３７ 第１上層基板 ３８ 第２上層基板 ３９ 導電ランド ４１ 上層導電路 ４２ 上層導電ランド ４３ マスク ４４ 開口部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/12 Ｊ (72)発明者 池田 年明 群馬県山田郡大間々町大間々414番地の１ 東京アイシー株式会社内
Claims (2)
- 【請求項１】 ベアチップ状の半導体素子およびチップ
状または印刷の回路素子が電気的に接続された導電手段
を有する表面を絶縁処理された金属基板上に、導電手段
を有する高分子材料から成る絶縁性基板が複数枚積層さ
れ高分子材料から成る接着材で接着された多層の混成集
積回路装置であり、 前記金属基板および複数枚の絶縁性基板の少なくとも１
つに設けられた導電手段上で、前記半導体素子の固着さ
れた導電手段上の前記絶縁性基板および前記接着材は、
アブレーション効果を発生するレーザで除去され、前記
混成集積回路の中の大電流容量の半導体素子は、前記露
出された金属基板上の導電手段に電気的に固着され、他
の半導体素子の少なくとも１つは、前記露出された絶縁
性基板上の導電手段に固着されることを特徴とした混成
集積回路装置。 - 【請求項２】 絶縁性接着材で貼着された導電手段を有
する金属基板上にチップ状または印刷の回路素子を電気
的に固定する工程と、 前記金属基板上に、チップ状または印刷の回路素子が電
気的に固着された導電手段が設けられたあるいは設けら
れる高分子材料から成る複数の絶縁性基板を高分子材料
から成る接着材で貼着する工程と、 半導体素子固着予定の前記金属基板上の導電手段上およ
び前記絶縁基板上の導電手段上の高分子材料をアブレー
ション効果を有するレーザで除去し、前記導電手段を露
出させる工程と、 前記露出された金属基板上の導電手段に大電流容量の半
導体素子を電気的に固定し、他の半導体素子の少なくと
も１つを、前記露出された絶縁基板上の導電手段に電気
的に固定する工程とを有することを特徴とした混成集積
回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6253924A JPH08125117A (ja) | 1994-10-19 | 1994-10-19 | 混成集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6253924A JPH08125117A (ja) | 1994-10-19 | 1994-10-19 | 混成集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08125117A true JPH08125117A (ja) | 1996-05-17 |
Family
ID=17257924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6253924A Pending JPH08125117A (ja) | 1994-10-19 | 1994-10-19 | 混成集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08125117A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006013368A (ja) * | 2004-06-29 | 2006-01-12 | Sanyo Electric Co Ltd | 回路装置およびその製造方法 |
| JP2007012726A (ja) * | 2005-06-29 | 2007-01-18 | Fuji Electric Holdings Co Ltd | 半導体装置 |
| JP2011096996A (ja) * | 2009-10-29 | 2011-05-12 | Samsung Electro-Mechanics Co Ltd | 放熱構造物及びその製造方法 |
| US8022533B2 (en) | 2004-06-29 | 2011-09-20 | Sanyo Electric Co., Ltd. | Circuit apparatus provided with asperities on substrate surface |
-
1994
- 1994-10-19 JP JP6253924A patent/JPH08125117A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006013368A (ja) * | 2004-06-29 | 2006-01-12 | Sanyo Electric Co Ltd | 回路装置およびその製造方法 |
| US8022533B2 (en) | 2004-06-29 | 2011-09-20 | Sanyo Electric Co., Ltd. | Circuit apparatus provided with asperities on substrate surface |
| JP2007012726A (ja) * | 2005-06-29 | 2007-01-18 | Fuji Electric Holdings Co Ltd | 半導体装置 |
| JP2011096996A (ja) * | 2009-10-29 | 2011-05-12 | Samsung Electro-Mechanics Co Ltd | 放熱構造物及びその製造方法 |
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